主文
一原告の別紙イ号物件目録及び別紙ロ号物件目録記載の各半導体装置の製造及び販売について、被告が原告に対して特許登録番号第三二〇二七五号特許権の侵害を理由とする損害賠償請求権を有しないことを確認する。
二訴訟費用は被告の負担とする。
事実
第一 当事者の求めた裁判
一原告
主文と同旨。
二被告
１ 原告の請求を棄却する。
２ 訴訟費用は原告の負担とする。
第二 当事者の主張
一請求の原因
１（一）原告は、各種の半導体装置及び電子機器等の製造販売を業としている会社である。
（二）被告は、アメリカ合衆国デラウエア州法に基づき設立され、肩書地に主たる事務所を有して、各種の半導体装置の製造販売を業としている会社である。
２ 被告は、次の特許権（以下「本件特許権」といい、その発明を「本件発明」という。）を有する。
発明の名称半導体装置
出願日（特願昭三五―三七四五号（以下「原々出願」という。）の出願日）昭和三五年二月六日（一九五九年（昭和三四年）二月六日米国特許出願第七九一六〇二号に基づく優先権を主張）
原々出願に基づく分割出願（特願昭三九―四六八九号。以下「原出願」という。）の出願日
昭和三九年一月三〇日（前記米国特許出願に基づく優先権を主張）
原出願に基づく分割出願の出願日（特願昭四六―一六三二八〇号）
昭和四六年一二月二一日（前記米国特許出願に基づく優先権を主張）
出願公告日昭和六一年一一月二七日（特公昭六一―五五二五六号）
登録日平成元年一〇月三〇日
発録番号第三二〇二七五号
３ 原告は、業として別紙イ号物件目録記載の半導体装置（以下「イ号物件」という。）及びロ号物件目録記載の半導体装置（以下「ロ号物件」という。）を製造し、使用し、販売している。
なお、イ号物件のセンスアンプ部分の単位回路ＵＣｎ内のＭＯＳＦＥＴ間の接続関係は、別紙「センスアンプ部分の単位回路ＵＣｎ内のＭＯＳＦＥＴ間の接続関係」のとおりである。
４ 原告被告間には、従来半導体装置に関する特許について期限を平成二年一二月末日までとする相互実施許諾契約が存していたが、被告が日本において本件特許権を取得したのに伴い、被告は、右契約の更新に際し、本件特許権が半導体集積回路についての基本特許であって原告を含む日本の業者が製造販売する右装置のほとんど全てが本件発明の技術的範囲に属すると主張し、このことを理由として原告に対してもイ号物件及びロ号物件を含む種々の半導体装置につき、原告の売上額に対する実施料相当額の金銭支払を要求している。
しかし、本件発明の優先権主張日後約三〇年にわたる技術的進歩の成果であるイ号物件及びロ号物件のような超高集積度の装置は、本件発明の技術的範囲に属さず、したがって、原告は、被告に対して、本件特許権の侵害による損害賠償義務を負うものではない。
原告被告間には、右のとおり本件特許権侵害による金銭支払いの要否につき深刻な法律紛争が生じているので、訴えの利益がある。
５ よって、被告が、原告に対して、原告のイ号物件及びロ号物件の製造及び販売について、本件特許権の侵害を理由とする損害賠償請求権を有しないことの確認を求める。
二請求の原因に対する認否
請求の原因１から３は認める。
同４は、原告に訴えの利益があることは認め、イ号物件及びロ号物件が本件発明の技術的範囲に属さず、原告が被告に対して本件特許権の侵害による損害賠償義務を負うものではないとする点は否認する。
同５は争う。
三被告の主張
１ 本件特許発明の特許願に添付した明細書（以下「本件明細書」という。）の特許請求の範囲の記載は、本判決添付の特許出願公告公報（以下「本件公報」という。）の写しの該当欄記載のとおりである。
２ 本件発明の構成要件を分説すると、次の構成を有する電子回路用の半導体装置である。
Ａ１主要な表面及び裏面を有する単一の半導体薄板を有すること。
Ａ２右半導体薄板は複数の回路素子を含んでいること。
Ａ３右回路素子のうち、右薄板の外部に接続が必要とされる回路素子に対して電気的に接続された複数の引出線を有すること。
ａ 右各回路素子は、右薄板の種々の区域に互いに距離的に離間して形成されていること。
ｂ 右各回路素子は、右薄板の主要な表面に終わる接合により画定されている薄い領域を少なくともひとつ含んでいること。
ｃ１不活性絶縁物質が右薄板の表面上に形成されていること。
ｃ２複数の回路接続用導電物質が、右薄板の表面上に、右不活性絶縁物質上に被着され、形成されていること。
ｄ１右各回路素子中の選ばれた薄い領域が右回路接続用導電物質によって電気的に接続されていること。
ｄ２かかる電気的接続により右各回路素子間に必要なる電気的回路接続がなされ、電子回路が達成されていること。
ｅ 右電子回路は、右各回路素子及び右回路接続用導電物質によって、本質的に平面状に配置されていること。
３ 本件発明の特徴、作用効果
（一）本件発明の特徴
本件発明は、半導体薄板上に電子回路を構成するために、単一の半導体薄板の一主面上に、離間して形成された複数の回路素子と、それらの回路素子中の選ばれた薄い領域を相互に接続する不活性絶縁物質上の回路接続用導電物質とを、本質的に平面状に（二次元的拡がりをもって）配置するという技術的思想を特徴とするものであって、「回路素子間の必要な電気的分離と電気的接続とを行い、一個の電子回路装置にしようとするもの」でもなければ、ましてや、「メサ型の回路素子を集積し、半導体のバルクの抵抗を利用して回路素子の分離と接続を行う態様のもの」でもない。
（二）本件発明の作用効果
本件発明の作用効果は、次のとおりである。
即ち、「回路素子が半導体薄板の一面上の不活性絶縁物質上に置かれた複数の導線により容易に相互接続し得るように、半導体薄板の一面上に、上記表面上で相互に距離的に離間された関係に形成された回路素子を有する一体化回路にして、これにより、上記回路素子とそれらの相互接続とを単一の構造になし、コンパクトで機械的電気的に安定な装置で、かつ高度の複雑さの回路の多様性を可能ならしめたものである」（本件公報１欄一三行から二一行）。
また、本件発明では、「複数の回路素子は前述した様に半導体薄板の一主面上に平板上に配置され、マスキング、エッチング及び拡散の様な両立性ある工程が一主面から成し得るので半導体装置の大量生産に適している。更に複数の回路素子の接続が絶縁物質上で行なうことができるので回路に融通性、多様性があると共に大量生産に適している」（同５欄二四行から三〇行）。
このような本件発明の作用効果は、右（一）の技術的思想により初めて達成しうるものである。
即ち単一の半導体薄板の一主面上に、離間して形成された複数の回路素子と、それらの回路素子中の選ばれた薄い領域を相互に接続する不活性絶縁物質上の回路接続用導電物質とを、本質的に平面状に（二次元的拡がりをもって）配置することにより、半導体薄板上にコンパクトでかつ高度に複雑な電子回路用半導体装置を提供しうるとともに、かかる半導体装置の大量生産を可能可能としたのである。（三）原告は、【Ａ】、【Ｂ】、【Ｃ】、【Ｅ】等の発明を挙げて本件発明が画期的な発明でないかのような印象を与えようとしているが、原告が主張する【Ａ】以下の本件発明の特許出願の優先権主張日以前の発明には、本件発明の特徴、即ち、半導体薄板の一主面上に回路素子と回路接続用導電物質の平面状配置により一体化された電子回路を形成することを全く開示ないし示唆していない。したがって、右（一）の本件発明の特徴は、本件発明の特許出願の優先権主張日以前において全く新規な技術的思想であったのである。
４ イ号物件及びロ号物件の構成
（一）イ号物件の構成を本件発明の構成要件の分説に対比して示せば次のとおりである。
Ａ１′半導体装置は、単一のＰ型シリコン基板（１）を有し、右基板は表面と裏面を有する。
Ａ２′Ｐ型シリコン基板（１）は、二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇ並びに二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒを含んでいる。
Ａ３′各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、端子パッド（４）ａを介し、電源線（５）ａに電気的に接続されており、また、各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、端子パッド（４）ｂを介し、接地線（５）ｂに電気的に接続されている。
ａ′各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇ並びに各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、互いに間隔をおいて形成されている。ｂ′各Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇは、Ｐ型シリコン基板（１）の表面下に薄く形成された、Ｐ―Ｎ接合により画定されているソース（２２）Ｅ及び（２２）Ｇ、ドレイン（２３）Ｅ及び（２３）Ｇの各領域を含み、ソース（２２）Ｅ及び（２２）Ｇ、ドレイン（２３）Ｅ及び（２３）Ｇの各領域を画定するＰ―Ｎ接合はいずれも、右基板（１）内に形成したＮウエル（１６）の表面に終端部を有している。また、各Ｎチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒは、Ｐ型シリコン基板（１）の表面下に薄く形成された、Ｐ―Ｎ接合により画定されているソース（１２）ｍ及び（１２）ｒ、ドレイン（１３）ｍ及び（１３）ｒの各領域を含み、ソース（１２）ｍ及び（１２）ｒ、ドレイン（１３）ｍ及び（１３）ｒの各領域を画定するＰ―Ｎ接合はいずれも、Ｐ型シリコン基板（１）の表面に終端部を有している。
ｃ１′酸化シリコン膜（２４）及びリンガラス中間層（２９）は、Ｐ型シリコン基板（１）の表面上に形成されている。
ｃ２′アルミニウム層（３０）は、シリコン基板（１）の表面上に、酸化シリコン膜（２４）及びリンガラス中間層（２９）上に密着して形成されている。ｄ１′一方のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅのソース（２２）Ｅと他方のＰチャネル型ＭＯＳＦＥＴ（２１）Ｇのソース（２２）Ｇは、アルミニウム層（３０）によって電気的に接続され、一方のＮチャネル型ＭＯＳＦＥＴ（９）ｍのソース（１２）ｍと他方のＮチャネル型ＭＯＳＦＥＴ（９）ｒのソース（１２）ｒは、アルミニウム層（３０）によって電気的に接続されている。また、一方の、Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｅのドレイン（２３）ＥとＮチャネル型ＭＯＳＦＥＴ（９）ｍのドレイン（１３）ｍは、アルミニウム層（３０）によって電気的に接続され、他方の、Ｐチャネル型ＭＯＳＦＥＴ（２１）Ｇのドレイン（２３）ＧとＮチャネル型ＭＯＳＦＥＴ（９）ｒのドレイン（１３）ｒはアルミニウム層（３０）によって電気的に接続されている。
ｄ２′右のような電気的接続により、各二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇ並びにＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ間に必要なる電気的回路接続がなされ、二個のインバータ回路（２０）ａ及び（２０）ｂからなる遅延電子回路を構成する。
ｅ′この遅延電子回路は、二個のＰチャネル型ＭＯＳＦＥＴ（２１）Ｅ及び（２１）Ｇ、二個のＮチャネル型ＭＯＳＦＥＴ（９）ｍ及び（９）ｒ、アルミニウム層（３０）により、Ｐ型シリコン基板（１）の表面に平面的広がりをもって形成されている。
（二）ロ号物件の構成を本件発明の構成要件の分説に対比して示せば次のとおりである。
（１） 記憶回路の構成
Ａ１″半導体装置は、単一のＰ型シリコン基板（１）及びＮ型エピタキシャル層（９）（以下単に「基板」という。）を有し、右基板は表面と裏面を有する。Ａ２″基板は、約三万二〇〇〇個のメモリセル（１０）（たとえば、（１０）ａないしｄ。以下同じ。）を含んでいる。
Ａ３″メモリセル（１０）は、端子パッド（４）ａないしｃを介し、電源線（５）ａ、接地線（５）ｂ及び出力線（５）ｃに電気的に接続されている。ａ″メモリセル（１０）は、互いに間隔をおいて形成されている。
ｂ″メモリセル（１０）は、基板の表面下に薄く形成された、Ｐ―Ｎ接合により画定されているＮ型不純物領域のカソード（１２）（たとえば、（１２）ａないしｄ。以下同じ。）及びＰ型不純物領域のアノード（１３）、（１６）（たとえば、（１３）、（１６）ａないしｄ。以下同じ。）の各領域を含み、右アノード及びカソードの各領域を画定するＰ―Ｎ接合はいずれも、基板の表面に終端部を有している。
（長文のため、ここでは本文の冒頭のみを掲載しています。全文はこのページの表示後に読み込まれます。原本は原本PDFをご覧ください。）
出典：裁判所ウェブサイト「裁判例検索」（https://www.courts.go.jp/hanrei/13864/detail7/index.html）。本文は同サイト掲載の判決書PDFからTaiLexi AIがテキスト化・整形したもの（正確な文言は原本PDFを参照）。判示事項・裁判要旨・参照法条は裁判所の公表どおり。