平成２０年（行ケ）第１０３５７号
審決取消請求事件
平成２１年３月１７日判決言渡，平成２１年２月２４日口頭弁論終結
判決原告
富士電機デバイステクノロジー株式会社
訴訟代理人弁理士
松本洋一
被告
特許庁長官
指定代理人
北島健次，河合章，安田雅彦，山本章裕，森山啓
主文
原告の請求を棄却する。
訴訟費用は，原告の負担とする。
事実及び理由
第１
原告の求めた裁判
「特許庁が不服２００６－５７７２号事件について平成２０年８月１８日にした審決を取り消す。」との判決
第２
事案の概要
本件は，富士電機株式会社がした後記特許出願（以下「本願」という。）について，同社から特許を受ける権利を承継した原告が，本願に対する拒絶査定を不服として審判請求をしたが，同請求は成り立たないとの審決がされたため，その取消しを求める事案である。
特許庁における手続の経緯
(1)
本願（甲１）
出願人：富士電機株式会社
発明の名称：「レベルシフタ」
出願番号：特願平１１－９３４６８号
出願日：平成１１年３月３１日
原告が特許を受ける権利を一般承継した日：平成１５年１０月１日（会社分割。甲６）
原告を承継人とする出願人名義変更届（一般承継）の提出日：平成１５年１１月７日（甲４）
手続補正日：平成１７年７月７日（甲２。なお，以下，本願に係る図面に言及するときは，同手続補正後の図面（図５，図７及び図１１につき甲２，その余につき甲１）を指す。）
拒絶査定：平成１８年２月２１日付け
(2)
審判請求手続
審判請求日：平成１８年３月３０日（不服２００６－５７７２号）
手続補正日：平成１８年４月２７日（甲３。以下「本件補正」という。なお，以下，単に「発明の詳細な説明」というときは，本願に係る本件補正後の明細書（甲３。以下「本願明細書」という。）に記載されたものを指し，また，単に「特許請求の範囲」，「請求項１」などというときも，本件補正後のもの（本願明細書に記載されたもの）を指す。）
審決日：平成２０年８月１８日
審決の結論：「本件審判の請求は，成り立たない。」
審決謄本送達日：平成２０年９月２日
特許請求の範囲（請求項１）の記載（以下，同請求項に記載された発明を
「本願発明」という。なお，請求項２ないし請求項７については，記載を省略する。）
「【請求項１】
半導体基板上に形成されるパワーデバイス制御駆動用のレベル
シフタにおいて，
中間電位回路と電気的に一端が接続されるレベルシフト抵抗と，
前記レベルシフト抵抗の他端と電気的に一端が接続される高耐圧ピンチ抵抗領域と，
前記レベルシフト抵抗の他端と前記高耐圧ピンチ抵抗領域の一端との間に接続される出力端子と，
前記高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるＮチャネルの電界効果トランジスタ領域とを有し，
前記電界効果トランジスタ領域のソース領域が低電位回路に接続されることを特徴とするレベルシフタ。」
審決の理由の要旨
審決は，本願発明は発明の詳細な説明に記載されたものでないから，平成１４年法律第２４号による改正前の特許法（以下，単に「特許法」という。）３６条６項１号に規定する要件（いわゆるサポート要件）を満たしていないと判断した。
審決の理由中，上記判断に係る部分は，以下のとおりである。
(1)
そこで，本願の特許請求の範囲の記載が，特許法３６条６項１号に規定する要件を満たしているか否かについて以下に検討する。
まず，請求項１の記載に基づいて分析すると，本願発明は以下のとおりである。（構成ａ）「半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタ」に関する発明である。
（構成ｂ）「中間電位回路と電気的に一端が接続されるレベルシフト抵抗」を有するものである。
（構成ｃ）「前記レベルシフト抵抗の他端と電気的に一端が接続される高耐圧ピンチ抵抗領域」を有するものである。
（構成ｄ）「前記レベルシフト抵抗の他端と前記高耐圧ピンチ抵抗領域の一端との間に接続される出力端子」を有するものである。
（構成ｅ）「前記高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるＮチャネルの電界効果トランジスタ領域」を有するものである。
（構成ｆ）「前記電界効果トランジスタ領域のソース領域が低電位回路に接続される」ものである。
(2)
ここにおいて，本願発明の「レベルシフト抵抗」についてみると，当該「レベルシフト抵抗」は，その一端が「中間電位回路」と電気的に接続され，他端が「高耐圧ピンチ抵抗領域」に接続されていることが明らかである。
また，本願発明の「高耐圧ピンチ抵抗領域」についてみると，当該「高耐圧ピンチ抵抗領域」は，その一端が「レベルシフト抵抗」と電気的に接続され，他端が「Ｎチャネル電界効果トランジスタ領域」の「ドレイン領域」と電気的に接続されていることが明らかである。(3)
そこで，本願発明おける「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」の接続関係について整理すると，これら３つの要素は，上記(2)に記載された電気的な接続関係が特定されているのみであり，その空間的な配置，すなわち，「半導体基板」において，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」がどのような場所に形成され，互いにどのような位置関係を有するのかについては特定されていない。
したがって，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」が上記(2)に記載された電気的な接続関係を満たす「レベルシフタ」であれば，半導体基板において「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」がどのような場所に形成され，互いにどのような位置関係を有するのかに関係がなく，本願発明の技術的範囲に含まれることは明らかであり，その一例として，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」が，上記(2)に記載された電気的な接続関係を満たすものの，半導体基板において相互に分離されていない近接した位置に存在する「レベルシフタ」も，本願発明の技術的範囲に含まれるものであることが明らかである。
(4)
一方，本願の発明の詳細な説明には，以下のように記載されている。
「【０００１】
【発明の属する技術分野】
本発明はパワーデバイスの制御駆動用等に用いられるレベルシフタに関し，特に半導体基板上に形成されたレベルシフタに関する。」
「【０００９】
【発明が解決しようとする課題】
しかし，従来の構成のレベルシフタでは信頼性が十分ではなく，高温，高湿条件下においてＭＯＳＦＥＴに高バイアスが印加されるとＭＯＳＦＥＴのしきい値を低下させ，それによりレベルシフタの耐圧を低下させてしまうという問題点がある。
【００１０】
本発明はこのような点に鑑みなされたものであり，ＭＯＳＦＥＴへの高バイアス印加を低減させ，信頼性を向上させたレベルシフタを提供することを目的とする。」
「【００１３】
【発明の実施の形態】
以下，本発明の実施の形態を図面を参照して説明する。
まず，本発明における第１の実施の形態について説明する。
【００１４】
図２は，第１の実施の形態におけるレベルシフタ１の等価回路図である。
本形態はＮチャネルレベルシフタの構成例であり，本形態のレベルシフタ１は，レベルシフト抵抗２，高耐圧ピンチ抵抗３，保護用ダイオード４及びＮＭＯＳＦＥＴ５によって構成されている。ここで，レベルシフト抵抗２はその一方を直流中間電位を基準とするＶ電位回路
float
と電気的に接続し，他方をＯＵＴ端子及び高耐圧ピンチ抵抗３と電気的に接続されている。高耐圧ピンチ抵抗３はＮＭＯＳＦＥＴ５のドレイン及び保護用ダイオード４のカソードと電気的に接続され，ＮＭＯＳＦＥＴ５のソース及び保護用ダイオード４のアノードはＧＮＤに接続される。ここで，保護用ダイオード４にはＮＭＯＳＦＥＴ５よりも耐圧が低いツェナダイオード等を用い，ＮＭＯＳＦＥＴ５に過電圧が印加されたときであってもＮＭＯＳＦＥＴ５を保護できる構成とする。」
「【００２１】
このように本形態では，Ｐ－型基板１３の上面内部に第１分離領域１４及び第２分離領域８を形成し，第１分離領域１４内にソース５ｃ，拡散領域１５及びドレイン５ｂを形成してその上部にゲート５ａを配置することによりＮＭＯＳＦＥＴ５を形成し，第１分離領域１４とは分離された第２分離領域８内に高耐圧ピンチ抵抗３等の高電位部が配置され，ワイヤ１８ａ，１８ｂによりＮＭＯＳＦＥＴ５と高電位部を接続することとしたため，高耐圧ピンチ抵抗３等の高電位部の影響によるＮＭＯＳＦＥＴ５への高バイアス印加を低減させることが可能になり，これにより長期的な信頼性の向上を図ることができる。」
「【００２５】
次に，本発明における第２の実施の形態について説明する。
図３は，第２の実施の形態におけるレベルシフタ２０の等価回路図である。
本形態はＰチャネルレベルシフタの構成例であり，本形態のレベルシフタ２０は，レベルシフト抵抗２４，高耐圧ピンチ抵抗２３，保護用ダイオード２２及びＰＭＯＳＦＥＴ２１によって構成されている。ここで，レベルシフト抵抗２４はその一方をＧＮＤに電気的に接続され，他方をアウト端子及び高耐圧ピンチ抵抗２３に電気的に接続される。高耐圧ピンチ抵抗２３は，保護用ダイオード２２のアノード及びＰＭＯＳＦＥＴ２１のドレインに電気的に接続され，ＰＭＯＳＦＥＴ２１のソース及び保護用ダイオード２２のカソードは直流中間電位を基準とするＶ
電位回路に電気的に接続される。ここでも，保護用ダイオード２２にはＰＭＯＳＦＥＴfloat
２１よりも耐圧が低いツェナダイオード等を用い，ＰＭＯＳＦＥＴ２１に過電圧が印加されたときであってもＰＭＯＳＦＥＴ５を保護できる構成とする。」
「【００３０】
このように本形態では，ドレイン２１ｃからみて保護用ダイオードアノード２２ａで隔てた位置にＰ－領域３３を配置し，Ｐ－領域３３に接続された高耐圧ピンチ抵抗２３の高電位側の引き出し端子であるＰ領域２６とドレイン２１ｃをワイヤ３４ａを介して電気的に接続することとしたため，高耐圧ピンチ抵抗２３の高電位部の影響によるＰＭＯＳＦＥＴ２１への高バイアス印加を低減することが可能になり，これにより長期的な信頼性の向上を図ることができる。」
「【００４７】
【発明の効果】
以上説明したように本発明では，電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置することとしたため，それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる。」
(5)
以上より，発明の詳細な説明に記載されているのは，
「従来の構成のレベルシフタでは信頼性が十分ではなく，高温，高湿条件下においてＭＯＳＦＥＴに高バイアスが印加されるとＭＯＳＦＥＴのしきい値を低下させ，それによりレベルシフタの耐圧を低下させてしまうという」課題を解決するために，
「ＭＯＳＦＥＴへの高バイアス印加を低減させ，信頼性を向上させたレベルシフタを提供すること」を目的とし，
「電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する」という構成を有し，
「高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる」という効果を奏する「レベルシフタ」に関する発明であり，その実施の形態として発明の詳細な説明に記載されているものも，全て「電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する」構成を有している。
したがって，上記(3)において例示した，本願発明の技術的範囲に含まれる，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」が，上記(2)に記載された電気的な接続関係を満たすものの，半導体基板において相互に分離されていない近接した位置に存在する「レベルシフタ」は，課題，目的，構成，実施の形態，効果のいずれの観点からみても，発明の詳細な説明の記載と対応しないものであるから，そのような「レベルシフタ」は発明の詳細な説明に記載されておらず，かつ，発明の詳細な説明の記載から自明なものでもないことは明らかである。
したがって，本願発明は，発明の詳細な説明に記載されていない事項を技術的範囲に含むものであるから，発明の詳細な説明に記載されたものではない。
(6)
なお，これに関連して，請求人は，請求の理由の「【本願が特許されるべき理由】」において，「つまり，請求項１ではレベルシフト抵抗の他端と高耐圧ピンチ抵抗領域の一端との間に出力端子が接続されるのに対し，第１０図ではレベルシフト抵抗１０１とドレイン１０４ａの間に出力端子が接続されており構成が異なっている。更に，請求項１では高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるのに対し，第１０図ではドレイン１０４ａと接続される側の高耐圧ピンチ抵抗領域を他端とすると高耐圧ピンチ抵抗領域の一端がソース１０２ｃに接続されることになるので，この点からも明らかに異なっている。このように，請求項１と第１０図では，構成が相違している。この請求項１の各構成要件の接続関係は，『電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する』という構成に回路的に合致しており，したがって，『それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる』という明細書に記載の効果を奏することは明らかである。」と主張しているので，これについて検討する。
確かに，本願発明（上記主張において「請求項１」と言及されているもの）と本願の図１０に記載された従来例（同じく「第１０図」と言及されているもの）に記載された従来技術との間には，出願人が主張するとおり，「請求項１ではレベルシフト抵抗の他端と高耐圧ピンチ抵抗領域の一端との間に出力端子が接続されるのに対し，第１０図ではレベルシフト抵抗１０１とドレイン１０４ａの間に出力端子が接続されており構成が異なっている。更に，請求項１では高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるのに対し，第１０図ではドレイン１０４ａと接続される側の高耐圧ピンチ抵抗領域を他端とすると高耐圧ピンチ抵抗領域の一端がソース１０２ｃに接続されることになる」という回路接続上の差異は存在している。しかしながら，たとえ，そのような回路接続上の差異があったとしても，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，及び「Ｎチャネル電界効果トランジスタ領域」が半導体基板において相互に分離されていない近接した位置に存在するような場合には，電界効果トランジスタへ高いバイアスが印加され，「それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる」という明細書に記載の効果を奏することができないことは明らかである。したがって，請求人の「この請求項１の各構成要件の接続関係は，『電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する』という構成に回路的に合致しており，したがって，『それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる』という明細書に記載の効果を奏することは明らかである。」という主張は，「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」，「Ｎチャネル電界効果トランジスタ領域」の回路的な接続関係と空間的な配置とを混同したものであり，採用することができない。
以上検討したとおり，本願発明は，発明の詳細な説明に記載されたものではないから，本願の請求項１の記載は，特許法３６条６項１号に規定する要件を満たしていない。第３
審決取消事由（特許法３６条６項１号に規定する要件の具備についての判断
の誤り）の要点
本願発明は，発明の詳細な説明に記載されたものであるから，審決は，特許法３６条６項１号に規定する要件の具備についての判断を誤ったものであり，取り消されるべきである。
審決の理由(3)について
審決は，その理由(3)において，「本願発明における『レベルシフト抵抗』，『高耐圧ピンチ抵抗領域』，及び『Ｎチャネル電界効果トランジスタ領域』・・・は，上記(2)に記載された電気的な接続関係が特定されているのみであり，その空間的な配置，すなわち，『半導体基板』において，『レベルシフト抵抗』，『高耐圧ピンチ抵抗領域』，及び『Ｎチャネル電界効果トランジスタ領域』がどのような場所に形成され，互いにどのような位置関係を有するのかについては特定されていない」と判断した。
しかしながら，本願発明は，本願に係る図２（以下，単に「図２」などというときは，本願に係る図面を指す。）に第１の実施の形態におけるレベルシフタの等価回路図が示されているとおり，レベルシフタの回路の接続関係に特徴があり，半導体基板上で「レベルシフト抵抗」，「高耐圧ピンチ抵抗領域」及び「Ｎチャネル電界効果トランジスタ領域」（以下「本件３つの構成要素」ということがある。）をどのように接続するかについて明確に特定しているものであるから，審決の上記判断は誤りである。
審決の理由(5)及び(6)について
(1)
審決は，その理由(5)において，「本願発明の技術的範囲に含まれる，『レ
ベルシフト抵抗』，『高耐圧ピンチ抵抗領域』，及び『Ｎチャネル電界効果トランジスタ領域』が・・・半導体基板において相互に分離されていない近接した位置に存在する『レベルシフタ』は，課題，目的，構成，実施の形態，効果のいずれの観点からみても，発明の詳細な説明の記載と対応しないものであるから，そのような『レベルシフタ』は発明の詳細な説明に記載されておらず，かつ，発明の詳細な説明の記載から自明なものでもないことは明らかである」とし，また，その理由(6)において，「本願発明・・・と本願の図１０に記載された従来例・・・に記載された従来技術との間には，・・・回路接続上の差異は存在している。しかしながら，たとえ，そのような回路接続上の差異があったとしても，『レベルシフト抵抗』，『高耐圧ピンチ抵抗領域』，及び『Ｎチャネル電界効果トランジスタ領域』が半導体基板において相互に分離されていない近接した位置に存在するような場合には，電界効果トランジスタへ高いバイアスが印加され，『それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる』という明細書に記載の効果を奏することができないことは明らかである」と判断した。
(2)
図１０に記載された従来例は，発明の詳細な説明の段落【０００５】に記
載されたとおり，高耐圧ＭＯＳＦＥＴのソース１０２ｃとドレイン１０４ａの間に高耐圧ピンチ抵抗１０３が接続され，ドレイン１０４ａが高耐圧ピンチ抵抗１０３の高電位側の引き出し端子となる回路構成，すなわち，高耐圧ＭＯＳＦＥＴのドレインに高電位が印加される回路構成を採っていたところ，この回路構成においては，高耐圧ＭＯＳＦＥＴのドレインに高バイアスが印加されることから，従来例においては，「高温，高湿条件下においてＭＯＳＦＥＴに高バイアスが印加されるとＭＯＳＦＥＴのしきい値を低下させ，それによりレベルシフタの耐圧を低下させてしまう」との課題が存在した。
この課題を解決するため，本願発明は，請求項１に記載された回路接続関係を採用したものであるが，この回路接続関係においては，図２の等価回路図からも明らかなように，出力端子とＮチャネルの電界効果トランジスタ領域のドレイン領域との間に高耐圧ピンチ抵抗３が接続されており，Ｎチャネルの電界効果トランジスタ領域のドレイン領域に接続されるのは，高耐圧ピンチ抵抗の低電位側となる。そうすると，本願発明において，「電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する」との空間的な配置関係が採用されていることは明らかであり，また，電界効果トランジスタには低電位部が接続されているのであるから，本願発明が「それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる」との発明の詳細な説明に記載された作用効果を奏することは明らかである。
審決の上記(1)の判断は，図１０に示された従来例と図２に示された本願発明の第１の実施の形態との構成の相違を看過した結果，本願発明が奏する作用効果を看過してされたものであるから，誤りである。
第４
被告の反論の骨子（特許法３６条６項１号に規定する要件の具備についての
判断の誤りに対して）
原告の主張は争う。
被告の反論は，審決の理由（前記第２の３）を援用する。
第５
当裁判所の判断
取消事由（特許法３６条６項１号に規定する要件の具備についての判断の誤
り）について
(1)
本願発明について
ア
本願発明は，請求項１（前記第２の２）の記載から明らかなとおり，本件３
つの構成要素を含む各構成要素の相互関係については，単にそれらの電気的な接続関係を規定したにとどまるものであるから，半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタであって，請求項１記載の電気的な接続関係を有する同請求項記載の各構成要素を有し，これらの構成要素が半導体基板において相互に分離されていない近接した位置に存在する発明（以下「近接配置された本願発明」という。）を含むものと認められる。
イ
原告は，本願発明の回路接続関係に照らし，本願発明において，「電界効果
トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置する」との空間的配置関係が採用されていることは明らかである旨主張するが，前記第２の２の請求項１の記載に照らすと，本願発明が，そのような空間的配置関係を有するものに限定されていることを窺わせる記載を見出すことはできないから，原告の上記主張を採用することはできない。
(2)
特許法３６条６号１号の要件適合性について
そこで，以下，近接配置された本願発明につき，請求項１の記載が特許法３６条６項１号の要件に適合するものであるか否かについて検討する。
ア
特許請求の範囲の記載が特許法３６条６項１号に規定するいわゆるサポート
要件に適合するものであるか否かについては，特許請求の範囲の記載と発明の詳細な説明の記載とを対比し，発明の詳細な説明に，当業者において当該発明の課題が解決されるものと認識することができる程度の記載ないし示唆があるか否か，又は，その程度の記載や示唆がなくても，特許出願時の技術水準に照らし，当業者において当該発明の課題が解決されるものと認識することができる程度の記載ないし示唆があるか否かを検討して判断すべきものと解するのが相当である。
イ
そこで，発明の詳細な説明の記載をみるに，本願明細書には，次の各記載が
ある（なお，理解の便宜のため，発明の詳細な説明において引用される図面を適宜示すこととする。）。
(ｱ)「【発明の属する技術分野】
本発明はパワーデバイスの制御駆動用等に用いられるレベルシフタに関し，特に半導体基板上に形成されたレベルシフタに関する。」（段落【０００１】）
(ｲ)「【発明が解決しようとする課題】
しかし，従来の構成のレベルシフタでは信頼性が十分ではなく，高温，高湿条件下においてＭＯＳＦＥＴに高バイアスが印加されるとＭＯＳＦＥＴのしきい値を低下させ，それによりレベルシフタの耐圧を低下させてしまうという問題点がある。
本発明はこのような点に鑑みなされたものであり，ＭＯＳＦＥＴへの高バイアス印加を低減させ，信頼性を向上させたレベルシフタを提供することを目的とする。」（段落【０００９】，【００１０】）
(ｳ)「【課題を解決するための手段】
本発明では上記課題を解決するために，半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタにおいて，中間電圧回路と電気的に一端が接続されるレベルシフト抵抗と，前記レベルシフト抵抗の他端と電気的に一端が接続される高耐圧ピンチ抵抗領域と，前記レベルシフト抵抗の他端と前記高耐圧ピンチ抵抗領域の一端との間に接続される出力端子と，前記高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるＮチャネルの電界効果トランジスタ領域とを有し，前記電界効果トランジスタ領域のソース領域が低電位回路に接続されることを特徴とするレベルシフタが提供される。これにより，電界効果トランジスタ領域への高バイアス印加が抑えられる。」（段落【００１１】）
(ｴ)「【発明の実施の形態】
以下，本発明の実施の形態を図面を参照して説明する。
まず，本発明における第１の実施の形態について説明する。
図２は，第１の実施の形態におけるレベルシフタ１の等価回路図である。
本形態はＮチャネルレベルシフタの構成例であり，本形態のレベルシフタ１は，レベルシフト抵抗２，高耐圧ピンチ抵抗３，保護用ダイオード４及びＮＭＯＳＦＥＴ５によって構成されている。ここで，レベルシフト抵抗２はその一方を直流中間電位を基準とするＶ電位回路
float
と電気的に接続し，他方をＯＵＴ端子及び高耐圧ピンチ抵抗３と電気的に接続されている。高耐圧ピンチ抵抗３はＮＭＯＳＦＥＴ５のドレイン及び保護用ダイオード４のカソードと電気的に接続され，ＮＭＯＳＦＥＴ５のソース及び保護用ダイオード４のアノードはＧＮＤに接続される。ここで，保護用ダイオード４にはＮＭＯＳＦＥＴ５よりも耐圧が低いツェナダイオード等を用い，ＮＭＯＳＦＥＴ５に過電圧が印加されたときであってもＮＭＯＳＦＥＴ５を保護できる構成とする。
図１は，レベルシフタ１の実際の構成を示す断面構成図である。
レベルシフタ１は，Ｐ－型基板１
３上面内部に構成された第１分離領
域１４，第２分離領域８，拡散領域
１５，ソース５ｃ，ドレイン５ｂ，
保護用ダイオードアノード４ａ，保
護用ダイオードカソード４ｂ，Ｐ＋
領域１２，Ｐ領域９，１１，Ｐ－領域１６，Ｎ＋領域６，７，１０並びにそれらの表面に配置されたワイヤ１８ａ，１８ｂ，ゲート５ａ，レベルシフト抵抗２により構成されている。」（段落【００１３】～【００１５】）
(ｵ)「このように本形態では，Ｐ－型基板１３の上面内部に第１分離領域１４及び第２分離領域８を形成し，第１分離領域１４内にソース５ｃ，拡散領域１５及びドレイン５ｂを形成してその上部にゲート５ａを配置することによりＮＭＯＳＦＥＴ５を形成し，第１分離領域１４とは分離された第２分離領域８内に高耐圧ピンチ抵抗３等の高電位部が配置され，ワイヤ１８ａ，１８ｂによりＮＭＯＳＦＥＴ５と高電位部を接続することとしたため，高耐圧ピンチ抵抗３等の高電位部の影響によるＮＭＯＳＦＥＴ５への高バイアス印加を低減させることが可能になり，これにより長期的な信頼性の向上を図ることができる。」（段落【００２１】）(ｶ)「次に，本発明における第２の実施の形態について説明する。
図３は，第２の実施の形態におけるレベルシフタ２０の等価回路図である。
本形態はＰチャネルレベルシフタの構成例であり，本形態のレベルシフタ２０は，レベルシフト抵抗２４，高耐圧ピンチ抵抗２３，保護用ダイオード２２及びＰＭＯＳＦＥＴ２１によって構成されている。ここで，レベルシフト抵抗２４はその一方をＧＮＤに電気的に接続され，他方をアウト端子及び高耐圧ピンチ抵抗２３に電気的に接続される。高耐圧ピンチ抵抗２３は，保護用ダイオード２２のアノード及びＰＭＯＳＦＥＴ２１のドレインに電気的に接続され，ＰＭＯＳＦＥＴ２１のソース及び保護用ダイオード２２のカソードは直流中間電位を基準とするＶ
電位回路に電気的に接続される。ここでも，保護用ダイオード２２にはＰＭＯＳＦＥＴfloat
２１よりも耐圧が低いツェナダイオード等を用い，ＰＭＯＳＦＥＴ２１に過電圧が印加されたときであってもＰＭＯＳＦＥＴ５を保護できる構成とする。
図４は，レベルシフタ２０の実際の構成を示す断面構成図である。
レベルシフタ２０は，Ｐ－型基
板２９上面内部に構成された第１
分離領域３１，第２分離領域２
７，ソース２１ｂ，ドレイン２１
ｃ，保護用ダイオードアノード２
２ａ，保護用ダイオードカソード
２２ｂ，Ｎ＋領域２５，Ｐ領域２
６，２８，Ｐ－領域３３，Ｐ領域３２及びＰ＋領域３０並びにそれらの表面に配置されたワイヤ３４ａ，３４ｂ，３４ｃ，３４ｄ，ゲート２１ａ，レベルシフト抵抗２４により構成されている。」（段落【００２５】，【００２６】）
(ｷ)「このように本形態では，ドレイン２１ｃからみて保護用ダイオードアノード２２ａで隔てた位置にＰ－領域３３を配置し，Ｐ－領域３３に接続された高耐圧ピンチ抵抗２３の高電位側の引き出し端子であるＰ領域２６とドレイン２１ｃをワイヤ３４ａを介して電気的に接続することとしたため，高耐圧ピンチ抵抗２３の高電位部の影響によるＰＭＯＳＦＥＴ２１への高バイアス印加を低減することが可能になり，これにより長期的な信頼性の向上を図ることができる。」（段落【００３０】）
(ｸ)「次に，本発明における第３の実施の形態について説明する。
本形態は，第１の実施の形態における高耐圧ピンチ抵抗部の変形例であり，高耐圧ピンチ抵抗部以外は第１の実施の形態と同一構成とする。」（段落【００３４】）
(ｹ)「次に，本発明における第４の実施の形態について説明する。
図６は，本形態における高耐圧ピンチ抵抗部を示した断面構成図である。
本形態は，第２の実施の形態における高耐圧ピンチ抵抗部の変形例であり，第２の実施の形態で用いたＰ－型基板をＮ－型基板６４に置き換えたものである。」（段落【００３６】）(ｺ)「次に，本発明における第５の実施の形態について説明する。
第５の実施の形態は第１の実施の形態の変形例であり，第１の実施の形態におけるレベルシフタのレベルシフト抵抗付近の構成を変更したものである。その他については第１の実施の形態と同一構成とする。」（段落【００３７】）
(ｻ)「次に，本発明における第６の実施の形態について説明する。
第６の実施の形態は第２の実施の形態の変形例であり，第２の実施の形態におけるＧＮＤ端子引き出し部であるＰ＋領域３０付近の構成を変更したものである。その他については第２の実施の形態と同一構成とする。」（段落【００４１】）
(ｼ)「次に，本発明における第７の実施の形態について説明する。
本形態は，第１の実施の形態における第２分離領域８及び第２の実施の形態における第２分離領域２７を共有化したものである。」（段落【００４４】）
「【発明の効果】
(ｽ)
以上説明したように本発明では，電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置することとしたため，それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり，レベルシフタの長期的な信頼性を向上させることができる。」（段落【００４７】）
ウ
上記イによれば，本願発明が解決すべき課題は，電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）への高バイアス印加の低減であると認められるところ，発明の詳細な説明の段落【００４７】の記載（上記イ(ｽ)）によれば，同課題は，「電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置することとしたため」に解決されるものであり，また，発明の詳細な説明に記載された各実施例をみても，それらはいずれも，高電位部と分離され，又は高電位部から隔てられた領域ないし位置に電界効果トランジスタを配置する構成であると認められる。
他方，近接配置された本願発明については，当業者において上記課題が解決されるものと認識することができることを窺わせる記載は，上記イを含め発明の詳細な説明に何ら存在せず（なお，段落【００１１】（上記イ(ｳ)）は，請求項１の記載（本願発明の構成）を再掲した上，その効果を結論的に述べるものにすぎない。），また，本願当時の当業者の技術常識に照らし，当業者において，そのように認識することができたものと認めるに足りる証拠もない。
したがって，近接配置された本願発明について，サポート要件を充足するものと認めることはできない。
エ
原告は，本願発明においては，電界効果トランジスタに低電位部が接続され
ているのであるから，本願発明が上記課題を解決するものであることは明らかである旨主張するが，上記のとおり，発明の詳細な説明の段落【００４７】（上記イ(ｽ)）には，上記課題が「電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置することとしたため」に解決されたものである旨明記されているところであり，その他，単に「電界効果トランジスタに低電位部が接続されている」との構成を採用することにより上記課題が解決されるものと認めるに足りる証拠はないから，原告の上記主張を採用することはできない。(3)
以上のとおりであるから，取消事由は理由がない。
結論
よって，原告の請求は理由がないから，同請求を棄却することとして，主文のとおり判決する。
知的財産高等裁判所第４部
裁判長裁判官
田中信義
裁判官
浅井憲
裁判官
杜下弘記
出典：裁判所ウェブサイト「裁判例検索」（https://www.courts.go.jp/hanrei/37426/detail7/index.html）。本文は同サイト掲載の判決書PDFからTaiLexi AIがテキスト化・整形したもの（正確な文言は原本PDFを参照）。判示事項・裁判要旨・参照法条は裁判所の公表どおり。