平成２２年８月３１日判決言渡
同日原本領収
裁判所書記官
平成２１年(ワ)第１９８６号
特許権侵害差止請求事件
口頭弁論終結日
平成２２年７月１３日
判決
大韓民国＜以下略＞
原告三星電子株式会社
同訴訟代理人弁護士
田中昌利同小原淳見同渡邉瑞同高橋雄一郎同大堀健太郎
同訴訟代理人弁理士
望月尚子
東京都町田市＜以下略＞
被告
更生会社Spansion Japan株式会社管財人
Ａ
同訴訟代理人弁護士
牧野利秋同鈴木修同矢部耕三同岡本義則同小野智博同永島孝明同安國忠彦同浅村昌弘
同補佐人弁理士
上田忠同田中拓人同磯田志郎
主文
１ 原告の請求をいずれも棄却する。
２ 訴訟費用は原告の負担とする。
事実及び理由
第１ 請求
１ 被告は，別紙被告製品目録記載１の製品（以下「被告製品１」という。）を譲渡し，輸入し，譲渡の申出をしてはならない。
２ 被告は，別紙被告製品目録記載２の製品（以下，「被告製品２」といい，被告製品１と被告製品２を総称して「被告製品」という。）を製造してはならない。
３ 被告は，その占有に係る被告製品１並びに被告製品２及びその半製品を廃棄せよ。
第２ 事案の概要
本件は，フラッシュメモリ装置の特許権を有する原告が，更生会社であるＳｐａｎｓｉｏｎＪａｐａｎ株式会社（以下「訴外会社」という。）による被告製品の譲渡，製造等が上記特許権を侵害する行為であるとして，訴外会社の管財人である被告に対し，特許法１００条１項に基づき被告製品１の譲渡，輸入及び譲渡の申出並びに被告製品２の製造の差止めを求めるとともに，同条２項に基づき被告製品の廃棄を求める事案である。
１ 前提事実（争いがない。）
(1) 当事者
原告は，半導体装置の製造，販売等を業とする会社である。
訴外会社は，半導体集積回路の開発・製造及び販売等を業とする会社であり，本件訴えが提起された後である平成２１年３月３日，東京地方裁判所において，更生手続開始の決定を受け，同日，被告がその管財人に選任された。訴外会社は，被告製品２を製造しており，また，被告製品１を譲渡している。
(2) 本件特許権
原告は，次の特許権（以下，その特許請求の範囲請求項１の発明を「本件発明１」，同請求項２の発明を「本件発明２」といい，本件発明１と本件発明２とを併せて「本件発明」ということがある。また，本件発明に係る特許を「本件特許」といい，本件特許に係る明細書（別紙特許公報参照）を「本件明細書」という。）を有している。
特許番号第３８３４１８９号
発明の名称フラッシュメモリ装置
出願日平成１２年７月１２日
登録日平成１８年７月２８日
優先日平成１１年７月１３日
特許請求の範囲
【請求項１】
「階層的なワードライン構造を有する不揮発性半導体メモリ装置において，
各々がローカルワードラインに連結されたメモリセルを有する複数個のセクターと，
各々対応する前記セクターを通して配置された複数個のグローバルワードラインと，
奇数番グローバルワードラインの中の一つのワードラインを選択する第１グローバルデコーダと，偶数番グローバルワードラインの中の一つのワードラインを選択する第２グローバルデコーダとを有するグローバルワードライン選択回路と，
前記奇数番グローバルワードラインに各々対応し，各々が，対応する奇数番グローバルワードラインが選択される時に，対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動する第１ローカルデコーダと，
前記偶数番グローバルワードラインに各々対応し，各々が，対応する偶数番グローバルワードラインが選択される時に，対応するローカルワードラインの中の一つのワードラインを前記ワードライン電圧に駆動する第２ローカルデコーダとを含み，
前記第１及び第２ローカルデコーダの各々は，対応するローカルワードラインに各々連結された複数個のドライバを有し，
各ドライバは，対応するグローバルワードラインの信号に対応するローカルワードラインを行パーシャルデコーダに連結するプルアップトランジスターと，
前記対応するグローバルワードラインの信号に従って前記対応するローカルワードラインをブロックデコーダに連結するプルダウントランジスターで構成し，
前記選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される時，以前に選択されたローカルワードラインの電圧が，放電信号に応答して対応するドライバのプルダウントランジスターを通じて放電されることを特徴とするメモリ装置。」
【請求項２】
「前記行パーシャルデコーダは，読み出し及びプログラム動作に必要な前記ワードライン電圧を出力し，
前記ブロックデコーダは，消去動作に必要な前記ワードライン電圧を出力することを特徴とする請求項１に記載のメモリ装置。」
(3) 構成要件の分説
ア 本件発明１を構成要件に分説すると次のとおりである（以下，分説した構成要件をそれぞれ「構成要件１－Ａ」などという。）。
－Ａ階層的なワードライン構造を有する不揮発性半導体メモリ
装置において，
－Ｂ各々がローカルワードラインに連結されたメモリセルを有
する複数個のセクターと，
－Ｃ各々対応する前記セクターを通して配置された複数個のグ
ローバルワードラインと，
－Ｄ－１奇数番グローバルワードラインの中の一つのワードラインを選択する第１グローバルデコーダと，
－Ｄ－２偶数番グローバルワードラインの中の一つのワードラインを選択する第２グローバルデコーダと
－Ｄ－３を有するグローバルワードライン選択回路と，
－Ｅ－１前記奇数番グローバルワードラインに各々対応し，各々が，対応する奇数番グローバルワードラインが選択される時に，
対応するローカルワードラインの中の一つのワードライン
をワードライン電圧に駆動する第１ローカルデコーダと，
－Ｅ－２前記偶数番グローバルワードラインに各々対応し，各々が，対応する偶数番グローバルワードラインが選択される時に，
対応するローカルワードラインの中の一つのワードライン
を前記ワードライン電圧に駆動する第２ローカルデコーダ
とを含み，
－Ｆ－１前記第１及び第２ローカルデコーダの各々は，対応するローカルワードラインに各々連結された複数個のドライバを
有し，各ドライバは，
－Ｆ－２対応するグローバルワードラインの信号に対応するローカルワードラインを行パーシャルデコーダに連結するプルア
ップトランジスターと，
－Ｆ－３前記対応するグローバルワードラインの信号に従って前記対応するローカルワードラインをブロックデコーダに連結
するプルダウントランジスターで構成し，
－Ｇ前記選択された奇数番／偶数番グローバルワードラインに
対応するローカルワードラインの中の二つのローカルワー
ドラインが連続的に選択される時，以前に選択されたロー
カルワードラインの電圧が，放電信号に応答して対応する
ドライバのプルダウントランジスターを通じて放電される
－Ｈことを特徴とするメモリ装置。
イ 本件発明２を構成要件に分説すると次のとおりである（以下，分説した構成要件をそれぞれ「構成要件２－Ａ」などという。）。
－Ａ前記行パーシャルデコーダは，読み出し及びプログラム動
作に必要な前記ワードライン電圧を出力し，
－Ｂ前記ブロックデコーダは，消去動作に必要な前記ワードラ
イン電圧を出力する
－Ｃことを特徴とする請求項１に記載のメモリ装置。
(4) 当事者間に争いのない被告製品の構成
被告製品の構成について，当事者間に争いのない部分は，別紙被告製品説明書に記載のとおりである。
また，被告製品の各々のセクターがワードラインに接続されたメモリセルを有することも当事者間に争いがない。
（なお，別紙被告製品の構成についての当事者の主張のとおり，被告製品の構成について争いのある部分がある。）
争点
(1) 被告製品は，本件発明の技術的範囲に属するか（争点１）
(2) 本件特許は，特許無効審判により無効にされるべきものか（争点２）当事者の主張
(1) 被告製品は，本件発明の技術的範囲に属するか（争点１）（原告の主張）
ア 被告製品は，下記(ア)ないし(ス)のとおり，本件発明１の構成要件をいずれも充足し，本件発明１の技術的範囲に属する。
(ア) 構成要件１－Ａについて
被告製品のうち半導体ＩＣ製品はフラッシュメモリ製品であり，被告製品のうち半導体ウェーハにはこれらのフラッシュメモリ製品用チップが多数作り込まれている。したがって，被告製品は，いずれも，「不揮発性半導体メモリ装置」に該当する。
また，被告製品の各セクター内には６４対のドライバ選択ライン（ＷＬＳ［０］～［６３］，／ＷＬＳ［０］～［６３］）と５１２本のワードライン（ＷＬ［０］～［５１１］）があり，８本のワードライン（ＷＬ）には一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）が対応する。そして，６４対のドライバ選択ライン（ＷＬＳ［０］～［６３］，／ＷＬＳ［０］～［６３］）が上位の層，５１２本のワードライン（ＷＬ［０］～［５１１］）が下位の層に相当するから，被告製品は，「階層的なワードライン構造」を有している。
したがって，被告製品は，構成要件１－Ａを充足する。
(イ) 構成要件１－Ｂについて
被告製品において，各々のセクターは，ワードラインに接続されたメモリセルを有するから，被告製品は，構成要件１－Ｂを充足する。
(ウ) 構成要件１－Ｃについて
被告製品のドライバ選択ラインは「グローバルワードライン」に該当する。また，被告製品のドライバ選択ラインは，一つのセクターについてみれば，「通して配置」されている。
したがって，被告製品は，構成要件１－Ｃを充足する。
(エ) 構成要件１－Ｄ－１について
ａ 「奇数番グローバルワードライン」（１－Ｄ－１）及び「偶数番グローバルワードライン」（１－Ｄ－２）の解釈について
(ａ) 「奇数番」，「偶数番」が問題となるのは，「グローバルワードライン」についてであって，「ローカルワードライン」についてではなく，本件発明１では「ローカルワードライン」の並び順は問わない。
(ｂ) 本件発明１においては，「プルアップトランジスター」がＰＭＯＳであり，「プルダウントランジスター」がＮＭＯＳであるという限定はないから，二つのトランジスターが同時にオフ状態となり，それに起因してローカルワードラインがフローティング状態になるという問題は前提にしていない。そして，本件明細書の段落【００３２】のフローティング状態のローカルワードラインに生じるカップリングの問題とその解決についての記載は，本件明細書の特許請求の範囲請求項１２，１３の発明に係る記載であり，本件発明１の解釈に参酌されるべき記載ではない。
(ｃ) 本件明細書の特許請求の範囲請求項５には，被告が主張する「奇数番ローカルワードラインと偶数番ローカルワードラインを交互に配置する構成」や，ＰＭＯＳトランジスターとＮＭＯＳトランジスターの組を一組用いることは何ら規定されていないから，同請求項に係る被告の主張は失当である。
ｂ 被告製品が構成要件１－Ｄ－１を充足するか
複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１］）を選択する回路Ｂは，ＮＡＮＤゲート１とこの出力が入力されるインバータ２（出力がＡＸＡ［１］）と，ＡＸＡ［１］とＡＸＢが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ［１］）と，このＮＡＮＤゲート３の出力とＲ２信号が入力されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力されるインバータ６（出力が／ＷＬＳ［１］）を有する。そして，ドライバ選択ラインＷＬＳ［１］・／ＷＬＳ［１］は「奇数番グローバルワードラインの中の一つのワードライン」に該当し，このドライバ選択ラインＷＬＳ［１］・／ＷＬＳ［１］を選択する回路Ｂは，「第１グローバルデコーダ」に該当する。
したがって，被告製品は，構成要件１－Ｄ－１を充足する。
(オ) 構成要件１－Ｄ－２について
複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０］）を選択する回路Ａは，ＮＡＮＤゲート１とこの出力が入力されるインバータ２（出力がＡＸＡ［０］）と，ＡＸＡ［０］とＡＸＢが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ［０］）と，このＮＡＮＤゲート３の出力とＲ２信号が入力されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力されるインバータ６（出力が／ＷＬＳ［０］）を有する。そして，ドライバ選択ラインＷＬＳ［０］・／ＷＬＳ［０］は「偶数番グローバルワードラインの中の一つのワードライン」に該当し，このドライバ選択ラインＷＬＳ［０］・／ＷＬＳ［０］を選択する回路Ａは，「第２グローバルデコーダ」に該当する。したがって，被告製品は，構成要件１－Ｄ－２を充足する。
(カ) 構成要件１－Ｄ－３について
被告製品にはドライバ選択デコーダが存在し，これが「グローバルワードライン選択回路」に該当する。
したがって，被告製品は，構成要件１－Ｄ－３を充足する。
(キ)
構成要件１－Ｅ－１について
，
［
］
［
］
，
［
］
被告製品の
ドライバＤ
０～Ｄ
のうち
ドライバＤ８
［
］
，
（
［
］
［
］）
～Ｄ
は
ドライバ選択ライン
ＷＬＳ
及び／ＷＬＳ
に各々対応し，各々が，対応するドライバ選択ライン（ＷＬＳ［１］及［
］）
，
（
［
］
び／ＷＬＳ
が選択される時に
対応するワードライン
ＷＬ
～ＷＬ［１５）の中の一つのワードライン（ＷＬ［８）をワードライ］
］
ン電圧に駆動する。そして，ドライバＤ［８］～Ｄ［１５］からなる回路群は，いずれも「奇数番グローバルワードライン」に相当するドライバ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１）に対応し，ドライバ］
選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１）が選択される時に，対］
応するワードライン（ＷＬ［８］～ＷＬ［１５）の中の一つのワード］
ライン（ＷＬ［８）をワードライン電圧に駆動する。よって，ドライ］
バＤ［８］～Ｄ［１５］からなる回路群は「第１ローカルデコーダ」に該当する。
したがって，被告製品は，構成要件１－Ｅ－１を充足する。
(ク)
構成要件１－Ｅ－２について
，
［
］
［
］
，
［
］
被告製品の
ドライバＤ
０～Ｄ
のうち
ドライバＤ０
［
］
，
（
［
］
［
］）
～Ｄ
は
ドライバ選択ライン
ＷＬＳ
及び／ＷＬＳ
に各々対応し，各々が，対応するドライバ選択ライン（ＷＬＳ［０］及［
］）
，
（
［
］
び／ＷＬＳ
が選択される時に
対応するワードライン
ＷＬ
～ＷＬ［７）の中の一つのワードライン（ＷＬ［０）をワードライン］
］
電圧に駆動する。そして，ドライバＤ［０］～Ｄ［７］からなる回路群は，いずれも「偶数番グローバルワードライン」に相当するドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０）に対応し，ドライバ選択］
ライン（ＷＬＳ［０］及び／ＷＬＳ［０）が選択される時に，対応す］
るワードライン（ＷＬ［０］～ＷＬ［７］）の中の一つのワードライン（ＷＬ［０］）をワードライン電圧に駆動する。よって，ドライバＤ［０］～Ｄ［７］からなる回路群は「第２ローカルデコーダ」に該当する。したがって，被告製品は，構成要件１－Ｅ－２を充足する。
(ケ) 構成要件１－Ｆ－１について
被告製品のドライバＤ［８］～Ｄ［１５］からなる回路群（上記(キ)のとおり，この回路群が「第１ローカルデコーダ」に該当する。）は，８個のドライバＤ［８］～Ｄ［１５］を含み，かつ，これらのドライバＤ［８］～Ｄ［１５］がそれぞれ対応するワードラインＷＬ［８］～ＷＬ［１５］に接続されている。また，被告製品のドライバＤ［０］～Ｄ［７］からなる回路群（上記(ク)のとおり，この回路群が「第２ローカルデコーダ」に該当する。）は，８個のドライバＤ［０］～Ｄ［７］を含み，かつ，これらのドライバＤ［０］～Ｄ［７］がそれぞれ対応するワードラインＷＬ［０］～ＷＬ［７］に接続されている。
したがって，被告製品は，構成要件１－Ｆ－１を充足する。
(コ) 構成要件１－Ｆ－２について
被告製品の各ドライバは，当該ドライバに接続されたドライバ選択ライン（ＷＬＳ，／ＷＬＳ）の第１の信号（ＷＬＳ）がＨＩＧＨのときに，対応するワードライン（ＷＬ）に，パーシャルデコーダに対応する回路の出力電圧が現れるように，対応するワードライン（ＷＬ）をパーシャルデコーダに対応する回路と電気的に結合するＮＭＯＳトランジスターｔ０及びＮＭＯＳトランジスターｔ１の組を有する。その際，パーシャルデコーダに対応する回路とワードライン（ＷＬ）とはＮＭＯＳトランジスターｔ１が導通することによって接続されるから，ＮＭＯＳトランジスターｔ１は「プルアップトランジスター」に該当する。
したがって，被告製品は，構成要件１－Ｆ－２を充足する。
(サ) 構成要件１－Ｆ－３について
被告製品の各ドライバは，ドライバ選択ライン（ＷＬＳ，／ＷＬＳ）の第２の信号（／ＷＬＳ）がＨＩＧＨのときに，対応するワードライン（ＷＬ）をスイッチ回路と電気的に結合するＮＭＯＳトランジスターｔ２を有する。上記スイッチ回路は，各セクターに一つずつ設けられ，ドライバ選択デコーダ，パーシャルデコーダに対応する部分に共通に入力されるセクター選択信号の入力を受ける。さらに，被告製品は，入力されたアドレス信号をデコードすることによってセクター選択信号を生成するセクターアドレスデコーダ回路を有する。そして，セクターアドレスデコーダ回路及びスイッチ回路は「ブロックデコーダ」に，トランジスターｔ２は「プルダウントランジスター」にそれぞれ該当する。したがって，被告製品は，構成要件１－Ｆ－３を充足する。
(シ) 構成要件１－Ｇについて
被告製品においては，アドレス遷移がある場合，現在選択されているワードラインにつき，アドレス遷移が起こる前に，①Ｒ１信号に応答してパーシャルデコーダに対応する回路の出力が０Ｖに切り替わり，ワードラインを０Ｖに戻し（処理１），同時に，②Ｒ２信号に応答して，ＮＭＯＳトランジスターｔ２を導通させ，スイッチ回路につなげ（処理２。この処理２により，ワードラインの電圧が非選択電位（０Ｖ）になる時間を短縮する。），③アドレス遷移が起こる。
上記「アドレス遷移」は，例えば，ワードラインＷＬ［０］，ワードラインＷＬ［１］が連続的に選択される場合も含む。そして，二つのワードラインＷＬ［０］，ＷＬ［１］（これらは，「偶数番グローバルワードライン」に相当するドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０］）に対応する。）は，「二つのローカルワードライン」に該当する。
また，Ｒ２信号は，残留電位の放電のための信号であり，この信号が生成されるタイミングについて，行アドレスが遷移する前後を問うものではないから，Ｒ２信号は，「放電信号」に該当する。
そして，Ｒ２信号が供給されると，ワードラインは一斉に０Ｖに接地され，このタイミングにおいて選択されているローカルワードラインは存在しないから，放電動作は，「以前に選択されたローカルワードライン」に対して行われているといえる。
以上によれば，被告製品は，構成要件１－Ｇを充足する。
(ス) 構成要件１－Ｈについて
ａ 被告製品は，フラッシュメモリ製品である半導体ＩＣ製品及びこの半導体ＩＣ製品用チップが多数作り込まれた半導体ウェーハである。
そして，フラッシュメモリ製品は，「メモリ装置」に該当する。また，半導体ウェーハも「メモリ装置」が多数搭載されているものであり，同様に「メモリ装置」といい得る。
したがって，被告製品は，構成要件１－Ｈを充足する。
ｂ 被告が，半導体ウェーハは「メモリ装置」ではないと主張するのであれば，原告は，予備的に特許法１０１条１号の適用を主張する。
イ 被告製品は，以下の(ア)ないし(ウ)のとおり，本件発明２の構成要件をいずれも充足し，本件発明２の技術的範囲に属する。
(ア) 構成要件２－Ａについて
被告製品のパーシャルデコーダに対応する回路は，８本の出力線のうち，書込み・読出しを行うワードラインに対応する出力の電圧を，書込み・読出しに必要な電圧に切り替え出力し，その他の出力は０Ｖに維持され，これらがドライバを通してワードラインに供給される。そして，上記の書込み・読出しに必要な電圧は，「読み出し及びプログラム動作に必要な前記ワードライン電圧」に該当する。
したがって，被告製品は，構成要件２－Ａを充足する。
(イ) 構成要件２－Ｂについて
上記ア(サ)記載のとおり，セクターアドレスデコーダ回路及びスイッチ回路は「ブロックデコーダ」に該当し，このうち，スイッチ回路は「消去動作に必要な」「電圧を出力」する。
したがって，被告製品は，構成要件２－Ｂを充足する。
(ウ) 構成要件２－Ｃについて
上記アのとおり，被告製品は，本件発明１の構成要件をいずれも充足する。
したがって，被告製品は，構成要件２－Ｃを充足する。
（被告の主張）
ア 被告製品は，下記(ア)ないし(コ)のとおり，本件発明１の構成要件を充足しないから，本件発明１の技術的範囲に属しない。
(ア) 構成要件１－Ａについて
「階層的なワードライン構造」とは，一つのセクターを超えたメモリセルの全体的な構造を指し，グローバルワードラインとローカルワードラインでセクター間とセクター内が分割された階層構造を意味する。被告製品のドライバ選択ライン及びワードラインはいずれも一つのセクター内にとどまるので，「階層的なワードライン構造」を充足しない。また，被告製品２は，半導体ウェーハであり，「不揮発性半導体メモリ装置」ではない。
したがって，被告製品は，構成要件１－Ａを充足しない。
(イ) 構成要件１－Ｂについて
被告製品のワードラインが構成要件１－Ｂの「ローカルワードライン」に相当することは認める。
(ウ) 構成要件１－Ｃについて
「各々対応する前記セクターを通して配置された複数個のグローバルワードライン」とは，「グローバルワードライン」が複数のセクターを通して配置されることを意味する。
被告製品において，ドライバ選択ラインは，一つのセクター内にとどまっており，「グローバルワードライン」に当たらない。また，ドライバ選択ラインは，複数個のセクターを通して配置されていないから，「前記セクターを通して配置」を充足しない。
したがって，被告製品は，構成要件１－Ｃを充足しない。
(エ) 構成要件１－Ｄ－１ないし１－Ｄ－３について
ａ 「奇数番グローバルワードライン」（１－Ｄ－１）及び「偶数番グローバルワードライン」（１－Ｄ－２）の解釈について
(ａ) そもそも，本件発明は，半導体集積回路ダイの占有面積を最小化するために，ＰＭＯＳトランジスターとＮＭＯＳトランジスターの組を一組のみ用いることとしたため，①ＰＭＯＳトランジスターとＮＭＯＳトランジスターが共にオフの状態となってローカルワードラインがフローティング状態となることから，誘起電圧（カップリング）の問題が生じ，また，②パーシャルデコーダからの出力が０Ｖに戻ってもローカルワードラインが０Ｖにならないという残留電位の問題が生じている。これら二つの問題を解決するため，本件発明では，奇数番ローカルワードライン用グローバルワードラインの制御経路と偶数番ローカルワードライン用グローバルワードラインの制御経路を分け，奇数番ローカルワードラインと偶数番ローカルワードラインを交互に配置するという構成（以下「制御経路分離構成」という。）を採用している。
(ｂ) 本件明細書の発明の詳細な説明の記載では，奇数番グローバルワードラインＯＧＷＬｉは，ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７と，偶数番グローバルワードラインＥＧＷＬｉは，ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６とそれぞれ対応し，明確に奇数番と偶数番が分かれた構成になっており（本件明細書段落【００２３】，図３等参照），この構成は，フローティング状態になる偶数番（または奇数番）のローカルワードラインを，接地電圧を有する奇数番（または偶数番）のローカルワードラインによって遮蔽することにより，隣接したローカルワードラインの間のカップリングによる不要な電圧の誘起を防止することを目的としている。
よって，本件発明の「奇数番グローバルワードライン」（１－Ｄ－１）は，奇数番のローカルワードラインとのみ対応するグローバルワードラインでなければならず，また，「偶数番グローバルワードライン」（１－Ｄ－２）は，偶数番のローカルワードラインとのみ対応するグローバルワードラインでなければならない。
しかしながら，被告製品のドライバ選択ラインは，奇数番と偶数番の双方を含むワードラインと対応し，被告製品には，奇数番とのみ，あるいは偶数番とのみ対応するドライバ選択ラインは存在しない。
(ｃ) 上記(ｂ)の解釈は，本件明細書の特許請求の範囲請求項１に従属する同請求項５の記載からも裏付けられる。
すなわち，同請求項５記載の発明は，制御経路分離構成を採用し，ローカルワードラインがフローティング状態となることによって生じるカップリングによる誘起電圧を防止するため，一方のグローバルワードラインが選択されるとき，他方を接地することによって遮蔽を行うものであり，同項の「奇数番／偶数番グローバルワードライン」とは，それぞれ独立して制御され，それぞれと対応するローカルワードラインが交互に配置された偶数番ローカルワードライン用グローバルワードラインと奇数番ローカルワードライン用グローバルワードラインを意味するものであることが明らかである。そして，同請求項１の「奇数番／偶数番グローバルワードライン」も同請求項５と同じ意味に理解されるべきである。
(ｄ) また，ドライバ選択ラインは，上記(ウ)のとおり，「グローバルワードライン」に当たらない。
(ｅ) 以上によれば，被告製品は，「奇数番グローバルワードライン」（１－Ｄ－１），「偶数番グローバルワードライン」（１－Ｄ－２）のいずれも充足しない。
ｂ(ａ) 「第１グローバルデコーダ」（１－Ｄ－１）は，上記ａの「奇数番グローバルワードライン」だけを制御するものであり，「第２グローバルデコーダ」（１－Ｄ－２）は，上記ａの「偶数番グローバルワードライン」だけを制御するものである。しかしながら，被告製品のドライバ選択デコーダは，６４個の内部回路を有するのみで，奇数番用と偶数番用の二つのデコーダを設けていない。
また，被告製品のドライバ選択デコーダは，一つのセクター内のもので，他のセクターのドライバを選択するものではなく，「グローバルデコーダ」ではない。
(ｂ) また，被告製品の内部回路は，①アドレスの入力を受けて複数のビットに変換するデコーダではなく，②一つのセクター内のごく一部分に過ぎず，一つのセクターを超えて他のセクターを制御するものではないから「グローバル」なものではなく，③各内部回路は，奇数番と偶数番の双方のワードラインと関係し，奇数番用と偶数番用の二種類の内部回路があるわけではなく，以上のことは，原告が主張する回路Ａ，回路Ｂにも同様に当てはまる。
(ｃ) 以上によれば，被告製品は，「第１グローバルデコーダ」（１－Ｄ－１），「第２グローバルデコーダ」（１－Ｄ－２）のいずれも充足しない。
ｃ 被告製品の各内部回路は，一対のドライバ選択ラインとのみ接続され，複数のドライバ選択ライン中の一つを選択するものではない。よって，被告製品は，「中の一つのワードラインを選択する」（１－Ｄ－１，１－Ｄ－２）を充足しない。
ｄ 被告製品のドライバ選択デコーダは，上記ｂ(ａ)のとおり一つのセクター内のドライバの選択を扱うものに過ぎないから，「グローバルワードライン選択回路」（１－Ｄ－３）に当たらない。
ｅ 「グローバルワードライン選択回路」（１－Ｄ－３）は，奇数番用と偶数番用の二つの「グローバルデコーダ」を包括するものである。しかしながら，被告製品のドライバ選択デコーダは，奇数番と偶数番の双方のワードラインに関係し，①奇数番のみと関係する第１ドライバ選択デコーダと，②偶数番のみと関係する第２ドライバ選択デコーダと，③その両者を包括する選択回路という構成を有していない。よって，被告製品は，「を有するグローバルワードライン選択回路」（１－Ｄ－３）を充足しない。
ｆ 以上によれば，被告製品は，構成要件１－Ｄ－１ないし１－Ｄ－３のいずれも充足しない。
(オ) 構成要件１－Ｅ－１，１－Ｅ－２について
ａ 「第１ローカルデコーダ」（１－Ｅ－１）は，「奇数番グローバルワードライン」に対応するものであり，上記(エ)ａのとおり奇数番ローカルワードライン用の回路でなければならないと解釈され，また，「第２ローカルデコーダ」（１－Ｅ－２）は，「偶数番グローバルワードライン」に対応するものであり，上記(エ)ａのとおり偶数番ローカルワードライン用の回路でなければならないと解釈される。しかしながら，被告製品の中で一組を構成する８個のドライバは，奇数番，偶数番双方のワードラインを駆動しており，奇数番用の回路，偶数番用の回路に分かれていない。
さらに，「第１ローカルデコーダ」（奇数番用ローカルデコーダ）は，各々，「奇数番グローバルワードライン」により，「第 1グローバルデコーダ」（奇数番グローバルデコーダ）に接続されているという関係を必須とし，また，「第２ローカルデコーダ」（偶数番用ローカルデコーダ）は，各々，「偶数番グローバルワードライン」により，「第２グローバルデコーダ」（偶数番グローバルデコーダ）に接続されているという関係を必須とする。すなわち，奇数番用の回路同士が，「奇数番グローバルワードライン」により接続されており，偶数番用の回路同士が，「偶数番グローバルワードライン」により接続されているという関係を必要とするが，被告製品は，奇数番用回路と偶数番用回路に分かれておらず，このような関係を満たさない。
よって，被告製品は，「第１ローカルデコーダ」（１－Ｅ－１），「第２ローカルデコーダ」（１－Ｅ－２）のいずれも充足しない。
ｂ 本件発明１は，複数のセクターを縦貫する１本の「奇数番グローバルワードライン」に，複数の「第１ローカルデコーダ」（奇数番用ローカルデコーダ）が，「各々」対応すること（１－Ｅ－１），及び，複数のセクターを縦貫する１本の「偶数番グローバルワードライン」に，複数の「第２ローカルデコーダ」（偶数番用ローカルデコーダ）が，「各々」対応すること（１－Ｅ－２）を必須としている。
しかしながら，被告製品においては，一組を構成する８個のドライバが一対のドライバ選択ラインにしか対応しないため，上記「各々」を充足しない。
ｃ 以上によれば，被告製品は，構成要件１－Ｅ－１，１－Ｅ－２のいずれも充足しない。
(カ) 構成要件１－Ｆ－１について
被告製品のドライバＤ［８］～［１５］は，奇数番用のデコーダすなわち「第１ローカルデコーダ」ではなく，ドライバＤ［０］～［７］は，偶数番用のデコーダすなわち「第２ローカルデコーダ」ではない。したがって，被告製品は，構成要件１－Ｆ－１を充足しない。
(キ) 構成要件１－Ｆ－２について
ａ 被告製品が「行パーシャルデコーダ」を充足することについては認める。
ｂ 本件発明は，一つのローカルワードラインが一組のＰＭＯＳトランジスター及びＮＭＯＳトランジスターのみを利用して駆動されることにより，行デコーダ回路によって占有されるダイ面積を小さくする発明であり，「プルアップトランジスター」はＰＭＯＳトランジスターに限られる。
被告製品のトランジスターｔ１は，ＮＭＯＳトランジスターであり，「プルアップトランジスター」に該当しない。
したがって，被告製品は，構成要件１－Ｆ－２を充足しない。
ｃ なお，本件発明は，一つの「プルアップトランジスター」によって「ワードライン電圧に駆動」（１－Ｅ－１，１－Ｅ－２）するように規定されているが，被告製品では，トランジスターｔ０とトランジスターｔ１が組になって働かないとワードラインに選択電位を与えることができないから，被告製品は，構成要件１－Ｅ－１，１－Ｅ－２のいずれも充足しない。
(ク) 構成要件１－Ｆ－３について
ａ 被告製品のスイッチ回路は，「ブロックデコーダ」ではない。
ｂ 本件発明は，上記(キ)ｂのとおり，各ドライバが一組のＰＭＯＳトランジスター及びＮＭＯＳトランジスターのみを用いる発明であり，被告製品のドライバは，三つのＮＭＯＳトランジスターで構成されているから，被告製品は，「各ドライバは・・・構成し」（１－Ｆ－１ないし１－Ｆ－３）を充足しない。
ｃ したがって，被告製品は，構成要件１－Ｆ－３を充足しない。
(ケ) 構成要件１－Ｇについて
ａ 「前記選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される」とは，奇数番グローバルワードラインに奇数番ローカルワードラインが，偶数番グローバルワードラインに偶数番ローカルワードラインが接続されて，奇数番用回路と偶数番用回路の制御経路が分離されていることを前提とするものであり，奇数番から奇数番又は偶数番から偶数番が連続的に選択される場合を指す。
この点，原告は，ＷＬ［０］とＷＬ［１］が連続的に選択され
る場合を主張するが，これは偶数番と奇数番が連続的に選択される場合であるから，「前記選択された奇数番／偶数番グローバルワードラインに対応するローカルワードラインの中の二つのローカルワードラインが連続的に選択される」を充足しない。
ｂ 「放電信号」は，残留電位の放電動作のための信号であり，行アドレスが遷移する時に生成されるパルス信号である。
この点，被告製品では，そもそも残留電位の問題は生じないため，被告製品のＲ２信号は残留電位の放電動作のための信号ではない。また，Ｒ２信号は，行アドレスが遷移する「前」に生成される信号である。
よって，被告製品は，「放電信号」を充足しない。
ｃ 「以前に選択された」という文言は，行アドレス遷移後に，行アドレス遷移前に選択していたローカルワードライン（以前に選択されたローカルワードライン）の放電が行われることを要求していると解される。
この点，被告製品は，「現在」選択されている行アドレスについてワードラインを０Ｖにする処理を行っており，「以前に」選択された行アドレスについて処理を行っていないから，「以前に選択された」を充足しない。
ｄ 「以前に選択されたローカルワードラインの電圧」とは，行アドレスが遷移した後になっても，いまだフローティング状態で以前に選択されたローカルワードラインに残っている残留電位のことである。
他方，被告製品は，ワードラインにおいて残留電位の問題は生じないから，「以前に選択されたローカルワードラインの電圧」を充足しない。
ｅ 「ローカルワードラインの電圧が・・・プルダウントランジスターを通じて」とは，ローカルワードラインの電圧が，そのままプルダウントランジスターを通っていることを意味する。他方，被告製品では，Ｒ１信号により，ワードラインの電圧が，パーシャルデコーダに対応する回路からの処理１によって，０Ｖに戻る。よって，被告製品は，「ローカルワードラインの電圧が・・・プルダウントランジスターを通じて」を充足しない。
ｆ 「前記選択された奇数番／偶数番グローバルワードライン」は，上記(エ)ａ(ｃ)のとおり，本件明細書の特許請求の範囲請求項５との関係で，制御経路分離構成を含むものを意味すると理解される。しかし，被告製品は，上記構成を有しないので，「前記選択された奇数番／偶数番グローバルワードライン」を充足しない。
ｇ 以上によれば，被告製品は，構成要件１－Ｇを充足しない。
(コ) 構成要件１－Ｈについて
ａ 被告製品のうち，半導体ＩＣ製品が「メモリ装置」に該当することは認める。
ｂ 被告製品のうち，半導体ウェーハは，シリコンの円盤状の板であり，半導体ＩＣ製品のチップが組み込まれているだけのものであるから，「メモリ装置」に該当しない。
ｃ 原告は，半導体ウェーハについて，予備的に特許法１０１条１号の適用を主張するが，被告製品の半導体ウェーハは海外に輸出され，最終的に海外で半導体ＩＣ製品が製造されるのであって，海外での製造は，日本国特許法の問題にはならない。
イ 被告製品は，下記(ア)ないし(ウ)のとおり，本件発明２の構成要件を充足しないから，本件発明２の技術的範囲に属しない。
(ア) 構成要件２－Ａについて
上記ア(キ)ａのとおり，被告製品が「行パーシャルデコーダ」を充足することについては認める。なお，被告製品においては，パーシャルデコーダに対応する回路が読出し及びプログラム動作に必要な電圧を出力しても，トランジスターｔ０がなければ，それをワードラインに伝えることはできない。
(イ) 構成要件２－Ｂについて
上記ア(ク)ａのとおり，スイッチ回路は，「前記ブロックデコーダ」に該当しない。
したがって，被告製品は，構成要件２－Ｂを充足しない。
(ウ) 構成要件２－Ｃについて
被告製品は，本件発明１の構成要件を充足しないので，構成要件２－Ｃを充足しない。
(2) 本件特許は，特許無効審判により無効にされるべきものか（争点２）（被告の主張）
本件特許には，下記アないしウ記載の無効理由（無効理由１ないし５）があるから，特許無効審判により無効にされるべきものである。
ア 無効理由１ないし３について
(ア) 本件特許の発明の詳細な説明の記載は，当業者がその実施をすることができる程度に明確かつ十分に記載されたものではないため，平成１１年法律第１６０号による改正前の特許法３６条４項に規定する要件を満たしていない（無効理由１，実施可能要件違反）。
また，本件特許の特許請求の範囲の記載は，特許を受けようとする発明が発明の詳細な説明に記載したものではないから，特許法３６条６項１号に規定する要件を満たしていない（無効理由２，サポート要件違反）。
さらに，本件特許の特許請求の範囲の記載は，特許を受けようとする発明が不明確なものであるから，同項２号に規定する要件を満たしていない（無効理由３，明確性要件違反）。
以下，これらの無効理由について説明する。
(イ)ａ原告は，本件発明においては，ドライバを構成する二つのトランジスターが，ＮＭＯＳとＮＭＯＳ，ＰＭＯＳとＰＭＯＳ，ＮＭＯＳとＰＭＯＳ，ＰＭＯＳとＮＭＯＳのいずれのトランジスターの組合せであっても構わないと主張する。この原告の主張に従えば，本件発明にフローティング状態が生じない構成をも含むことになり，本件発明の技術的な意義が不明となるから，本件特許の記載は不明確なものとなる（無効理由３，明確性要件違反）。
ｂ また，原告は，本件発明には，ＰＭＯＳとＮＭＯＳだけではなく，ＮＭＯＳとＮＭＯＳ，ＰＭＯＳとＰＭＯＳ，ＮＭＯＳとＰＭＯＳのすべてのトランジスターの組合せが含まれると主張する。
しかし，本件明細書には，一つのローカルワードラインにつき，プルアップトランジスターにＰＭＯＳトランジスター，プルダウントランジスターにＮＭＯＳトランジスターを用いる発明しか開示されていない。
よって，仮に原告の主張に従えば，本件特許の発明の詳細な説明の記載が，当業者がその実施をすることができる程度に明確かつ十分に記載されたものであるとはいえず（無効理由１，実施可能要件違反），また，本件特許の特許請求の範囲の記載は，特許を受けようとする発明が発明の詳細な説明に記載したものであるとはいえない（無効理由２，サポート要件違反）。
(ウ)ａ平成１８年３月１日付け意見書（甲３）で原告が主張したように，本件発明１が，「二つのローカルワードラインが連続的に選択される時の不要な電圧の誘起を防止すること」を目的とするものであるとすると，不要な電圧の誘起を防止するためには，奇数番のローカルワードラインと偶数番のローカルワードラインの制御経路を分離し，フローティング状態になる偶数番（又は奇数番）のローカルワードラインを，接地電圧を有する奇数番（又は偶数番）のローカルワードラインによって遮蔽することが必須の要件となる。
これに対し，原告は，「奇数番グローバルワードライン」，「偶数番グローバルワードライン」は，単にそれぞれ奇数番目のグローバルワードライン，偶数番目のグローバルワードラインを意味すると主張するが，そのような構成の技術的な意義は不明であるから，特許を受けようとする発明が不明確であるといわざるを得ない（無効理由３，明確性要件違反）。
ｂ また，本件明細書の発明の詳細な説明には，本件発明に係る唯一の実施例として，奇数番と偶数番の制御経路を分離し，フローティング状態の偶数番（又は奇数番）のローカルワードラインを，接地電圧を有する奇数番（又は偶数番）のローカルワードラインで遮蔽する発明が開示されているだけであり，カップリングによる不要な電圧の誘起の問題を解決する他の発明の開示はない。
よって，原告の主張に従えば，本件特許の発明の詳細な説明の記載が，当業者がその実施をすることができる程度に明確かつ十分に記載されたものであるとはいえず（無効理由１，実施可能要件違反），また，本件特許の特許請求の範囲の記載は，特許を受けようとする発明が発明の詳細な説明に記載したものであるとはいえない（無効理由２，サポート要件違反）。
イ 無効理由４（新規性の欠如）について
本件発明について，仮に原告が主張するとおりに解釈するとすれば，下記のとおり，本件発明は，本件特許の優先日である平成１１年７月１３日よりも前に頒布された刊行物である特開平７－１６９２８２号公報（乙２。以下「乙２公報」という。）に記載された発明（以下「乙２発明」という。）と同一であるから，特許法２９条１項の規定により特許を受けることができないものである。
以下，本件発明の構成要件ごとに，対応する乙２公報の記載について検討する。
(ア) 構成要件１－Ａについて
原告は，構成要件１－Ａの「階層的」について，一つのセクター内において，１本のグローバルワードラインに対して多数のローカルワードラインが対応していることを意味すると主張する。
この点，乙２発明では，一つのゲート選択アドレス信号Ｇ１に対して，多数のワード線（Ｗ１１～Ｗｉ１）が対応しており（乙２公報段落【００１８】ないし【００２０】），これは原告主張の階層的なワードライン構造に当たる。
したがって，乙２公報には，
１－ａ階層的なワードライン構造を有する不揮発性半導体記憶装置において，
という構成が記載されており，これは構成要件１－Ａに相当する。
(イ) 構成要件１－Ｂについて
乙２公報段落【００３４】，【００３６】には，
１－ｂ各々がワード線に連結されたメモリセルを有する複数個のセクターと，
という構成が記載されており，これは構成要件１－Ｂに相当する。
(ウ) 構成要件１－Ｃについて
一つのセクター内にとどまる信号線も「グローバルワードライン」であるという原告の主張によれば，乙２発明のゲート選択アドレス信号Ｇ１，Ｇ２・・・に対応する信号線（以下，「ゲート選択アドレス信号線」といい，この信号線を示す記号としてもＧ１，Ｇ２等を用いることがある。）は，「グローバルワードライン」に相当する。そして，乙２公報には，
１－ｃ各々対応するセクターを通して配置された複数個のゲート選択アドレス信号線と，
という構成が記載されており，これは構成要件１－Ｃに相当する。
(エ) 構成要件１－Ｄ－１ないし１－Ｄ－３について
原告の主張によれば，奇数番目のグローバルワードラインの中の１本のワードラインと偶数番目のグローバルワードラインの中の１本のワードラインとが，それぞれデコーダの中の異なる部分に結合されていれば，構成要件１－Ｄ－１ないし１－Ｄ－３を充足することとなる。この点，乙２公報の段落【００２０】，【００５７】には，アドレス信号ＡＸＧに基づいて，ゲート選択アドレス信号線の中の一つのアドレス信号線を選択するワードデコーダ回路の一部分（以下，「ワードデコーダ部分」という。）が記載されている。そして，ゲート選択アドレス信号線ごとにかかるワードデコーダ部分が存在するので，奇数番のゲート選択アドレス信号線の中の１本のゲート選択アドレス信号線（例えばＧ１）と，偶数番のゲート選択アドレス信号線の中の１本のゲート選択アドレス信号線（例えばＧ０）は，それぞれ異なるワードデコーダ部分に接続されている。
よって，乙２公報には，
１－ｄ－１奇数番ゲート選択アドレス信号線の中の一つのゲート選択アドレス信号線を選択する第１のワードデコーダ部
分と，
１－ｄ－２偶数番ゲート選択アドレス信号線の中の一つのゲート選択アドレス信号線を選択する第２のワードデコーダ部
分と
１－ｄ－３を有するワードデコーダと，
という構成が記載されており，「ゲート選択アドレス信号線」は「グローバルワードライン」に，「ワードデコーダ部分」は「グローバルデコーダ」に，「ワードデコーダ」は「グローバルワードライン選択回路」にそれぞれ相当するから，上記１－ｄ－１ないし１－ｄ－３の構成は，それぞれ構成要件１－Ｄ－１ないし１－Ｄ－３に相当する。
(オ) 構成要件１－Ｅ－１，１－Ｅ－２，１－Ｆ－１について原告の主張によれば，グローバルワードラインの奇数番，偶数番は並び順の意味しかないから，構成要件１－Ｅ－１，１－Ｅ－２は，「グローバルワードラインに各々対応し，各々が，対応するグローバルワードラインが選択される時に，対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動するローカルデコーダ」という構成が二つ以上あることを意味するに過ぎない。
乙２公報の段落【００４２】ないし【００４４】には，ゲート選択アドレス信号線Ｇ１，Ｇ２に各々対応し，各々が，対応するゲート選択アドレス信号線（例えば，Ｇ１）が選択される時に，対応するワード線Ｗ１１，Ｗ２１・・・の中の一つのワード線（例えば，Ｗ１１）をＶｃｃに駆動するサブワードデコーダ回路が記載されている。よって，乙２公報には，
－ｅ－１奇数番ゲート選択アドレス信号線に各々対応し，各々
が，対応する奇数番ゲート選択アドレス信号線が選択さ
れる時に，対応するワード線の中の一つのワード線を読
出しに必要な電圧Ｖｃｃに駆動する第１のサブワードデ
コーダ回路の集合体と，
－ｅ－２偶数番ゲート選択アドレス信号線に各々対応し，各々
が，対応する偶数番ゲート選択アドレス信号線が選択さ
れる時に，対応するワード線の中の一つのワード線を読
出しに必要な電圧Ｖｃｃに駆動する第２のサブワードデ
コーダ回路の集合体とを含み，
－ｆ－１第１及び第２のサブワードデコーダ回路の集合体の各
々は，対応するワード線に各々連結された複数個のサブ
ワードデコーダ回路を有し，各サブワードデコーダ回路
は，
との構成が記載されており，「ゲート選択アドレス信号線」は「グローバルワードライン」に，「ワード線」は「ローカルワードライン」に，「読出しに必要な電圧Ｖｃｃ」は「ワードライン電圧」に，「サブワードデコーダ回路の集合体」は「ローカルデコーダ」に，「サブワードデコーダ回路」は「ドライバ」にそれぞれ相当するから，上記１－ｅ－１，１－ｅ－２，１－ｆ－１の構成は，それぞれ構成要件１－Ｅ－１，１－Ｅ－２，１－Ｆ－１に相当する。
(カ) 構成要件１－Ｆ－２について
乙２公報の段落【００４３】，【００４４】，【００５７】には，アドレス信号ＡＸＢに基づいて，ゲート選択アドレス信号線Ｇｊに対応するワード線Ｗｉｊをワードデコーダ部分に連結するｐチャンネルトランジスターが記載されている。
よって，乙２公報には，
１－ｆ－２対応するゲート選択アドレス信号線に対応するワード線をワードデコーダ部分に連結するｐチャンネルトラン
ジスターと，
という構成が記載されており，「ゲート選択アドレス信号線」は「グローバルワードライン」に，「ワード線」は「ローカルワードライン」に，「ワードデコーダ部分」は「行パーシャルデコーダ」に，「ｐチャンネルトランジスター」は「プルアップトランジスター」にそれぞれ相当するから，上記１－ｆ－２の構成は，構成要件１－Ｆ－２に相当する。
(キ) 構成要件１－Ｆ－３について
乙２公報の段落【００４３】，【００５０】，【００５７】には，アドレス信号ＡＸＢに基づいて，ゲート選択アドレス信号線Ｇｊに対応するワード線Ｗｉｊをワードデコーダ部分に連結するｎチャンネルトランジスターが記載されている。
よって，乙２公報には，
１－ｆ－３対応するゲート選択アドレス信号線の信号に従って対応するワード線をワードデコーダ部分に連結するｎチャ
ンネルトランジスターとで構成し，
という構成が記載されており，「ワードデコーダ部分」は，ゲート選択アドレス信号線Ｇｊの信号に応答して，選択されたワード線に消去動作に必要なワードライン電圧を印加する回路であることから「ブロックデコーダ」に相当し，「ゲート選択アドレス信号線」は「グローバルワードライン」に，「ワード線」は「ローカルワードライン」に，「ｎチャンネルトランジスター」は「プルダウントランジスター」にそれぞれ相当する。したがって，上記１－ｆ－３の構成は，構成要件１－Ｆ－３に相当する。
(ク) 構成要件１－Ｇについて
原告は，構成要件１－Ｇについて，次のローカルワードラインを選択する前に，従前に選択されたローカルワードラインに印加された電圧を，放電信号に応答して，対応するドライバのプルダウントランジスターを通じて放電する構成であると主張する。
そして，乙２公報の段落【００４５】，【００６１】ないし【００６３】には，
１－ｇ選択された奇数番／偶数番ゲート選択アドレス信号線に対応するワード線の中の二つのワード線が連続的に選択される
時，以前に選択されたワード線の電圧が，内部信号ＲＥＶに
応答して対応するサブワードデコーダ回路のｎチャンネルト
ランジスターを通じて放電される
という構成が記載されており，内部信号ＲＥＶによる放電動作は，以前に選択されたワードラインの電圧を放電させることを目的とするから，「内部信号ＲＥＶ」は「放電信号」に相当し，「ゲート選択アドレス信号線」は「グローバルワードライン」に，「ワード線」は「ローカルワードライン」に，「サブワードデコーダ回路」は「ドライバ」に，「ｎチャンネルトランジスター」は「プルダウントランジスター」にそれぞれ相当する。したがって，上記１－ｇの構成は，構成要件１－Ｇに相当する。
(ケ) 構成要件１－Ｈについて
乙２公報の段落【００１８】には，
１－ｈことを特徴とする記憶装置
という構成が記載されており，「記憶装置」は「メモリ装置」に相当するから，上記構成は，構成要件１－Ｈに相当する。
(コ) 構成要件２－Ａについて
乙２公報の段落【００２２】，【００４２】ないし【００４４】，【００４６】には
２－ａワードデコーダ部分は，読出し及びメモリセルのしきい値を上げる動作に必要な電圧Ｖｃｃ及び１２Ｖを出力し，
という構成が記載されており，「メモリセルのしきい値を上げる動作」は，メモリセルにデータを書き込む「プログラム動作」に相当し，また，乙２発明では，読出し動作に必要な電圧がＶｃｃ，プログラム動作に必要な電圧が１２Ｖであるから，「読出し及びメモリセルのしきい値を上げる動作に必要な電圧Ｖｃｃ及び１２Ｖ」は，「読み出し及びプログラム動作に必要な前記ワードライン電圧」に相当する。よって，上記構成は，構成要件２－Ａに相当する。
(サ) 構成要件２－Ｂについて
乙２公報の段落【００２３】，【００５０】には，
２－ｂワードデコーダ部分は，メモリセルのしきい値を下げる動作に必要な電圧－８Ｖを出力する
という構成が記載されており，「メモリセルのしきい値を下げる動作」は「消去動作」に相当し，乙２発明では，消去動作に必要な電圧が－８Ｖであることから，「メモリセルのしきい値を下げる動作に必要な電圧－８Ｖ」は「消去動作に必要な前記ワードライン電圧」に相当する。よって，上記構成は，構成要件２－Ｂに相当する。
(シ) 構成要件２－Ｃについて
上記(ケ)のとおり乙２公報には「記憶装置」の発明が記載されており，以上の検討によれば，乙２公報には，
２－ｃことを特徴とする１－ａないし１－ｈの構成を有する記憶装置という構成が記載されており，この構成は，構成要件２－Ｃに相当する。
ウ 無効理由５（進歩性の欠如）について
上記イのとおり本件発明と乙２発明とは同一のものである。しかしながら，仮に本件発明の構成要件１－Ｃの「セクターを通して」が「セクターを縦に貫くこと」を意味すると解するならば，乙２公報にはセクターを縦に貫くようにゲート選択アドレス信号線を配設することについて明確な記載がなく，この点が本件発明と乙２発明の相違点となる。
他方，本件特許の優先日よりも前の平成１１年５月２１日に頒布された特開平１１－１３４８８７号公報（乙３。以下「乙３公報」という。）には，グローバルワードラインが複数のセクターを縦に貫くように配置される構成（以下「乙３発明」という。）が記載されている。
よって，仮に構成要件１－Ｃの「セクターを通して」を「セクターを縦に貫くこと」と解釈するとしても，当該構成は，同一の技術分野に属する乙３発明によって埋められるものであり，上記イ(ウ)の１－ｃの構成において，各々対応する前記セクターに配置された複数個のゲート選択アドレス信号線をセクターを縦貫するように配置することは，本件特許の優先日以前において，当業者にとって容易になし得ることである。
以上のとおり，本件発明は，乙２発明及び乙３発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができないものである。
（原告の主張）
ア
無効理由１ないし３について
被告が主張する無効理由１ないし３は，要するに，本件発明の特許請求の範囲の文言が，①トランジスターの極性を限定しない点，及び②グローバルワードラインの奇数・偶数がそれぞれローカルワードラインの奇数・偶数と対応することを限定していない点において不当であるというものである。しかしながら，本件発明の特許請求の範囲の文言は，下記(ア)，(イ)のとおり，いずれも不当ではない。
(ア)
トランジスターの極性を限定しない点について
本件発明１は，同じグローバルワードラインに対応する二つのローカルワードラインが連続的に選択される際に，放電信号を用いてプルダウントランジスターを介してブロックデコーダへと放電するところにその特徴があり，この点に不要な電圧の誘起を防止することが可能となるという効果があるから，ドライバについてみれば，プルアップトランジスターとプルダウントランジスターの両者から構成されていれば足り，これらのトランジスターの極性を問うものではない。(イ)
グローバルワードラインの奇数・偶数がそれぞれローカルワードラインの奇数・偶数と対応することを限定していない点について
本件発明１は，上記(ア)のとおり，同じグローバルワードラインに対応する二つのローカルワードラインが連続的に選択される際に，放電信号を用いてプルダウントランジスターを介してブロックデコーダへと放電するところにその特徴があるのであって，グローバルワードラインの奇数・偶数と，ローカルワードラインの奇数・偶数とが対応することに特徴があるのではない。
イ 無効理由４（新規性の欠如）について
乙２発明と本件発明とでは，以下のとおり，グローバルワードライン，ローカルワードライン，ドライバ及びパーシャルデコーダの配置が全く異なり，また，乙２発明には，ブロックデコーダが存在せず，さらに，同じグローバルワードラインに対応する二つのローカルワードラインが連続的に選択される際に放電信号を用いてプルダウントランジスターを介して放電するという点も開示されていないから，本件発明と乙２発明は，同一ではない。
(ア) 乙２発明と本件発明とでは，次のとおり，グローバルワードライン，ローカルワードライン，ドライバ及びパーシャルデコーダに係る基本的な構成が根本的に異なり，乙２発明には，構成要件１－Ｃ以降の構成が存在しない。
ａ 被告は，ゲート選択アドレス信号線Ｇ１，Ｇ２をグローバルワードラインに当てはめている。しかし，この当てはめでは，①ローカルワードラインとグローバルワードラインが直交することになり，その結果，グローバルワードラインがビット線と平行して配置されることとなるため，技術常識に反し，また，②グローバルワードラインＧ１，Ｇ２がセクターを貫通せず，失当である。
ｂ 乙２発明を本件発明に適切に当てはめると，Ｗ１１，Ｗ１２がローカルワードラインに，Ｂ１ｐ及びＢ１ｎの組がグローバルワードラインにそれぞれ対応し，Ｂ１ｐ及びＢ１ｎの組が「選択ブロック」を選択し，「選択ブロック」の中でさらにいずれかのワードラインを選択するのがゲート選択アドレス信号Ｇ１，Ｇ２を駆動する乙２公報の図１３の下半分に示された回路であるから，この回路が「パーシャルデコーダ」に対応する。そうすると，トランジスターＷＤｐ１１はＷ１１をＢ１ｐに連結しており，「パーシャルデコーダ」には連結しておらず，また，トランジスターＷＤｎ１１はＷ１１をＢ１ｎに連結しており，「ブロックデコーダ」には連結していないことになる。
(イ) 乙２発明には，次のとおり，本件発明のブロックデコーダが存在せず，構成要件１－Ｆ－３に相当する構成は記載されていない。
ａ 被告は，乙２発明のアドレス信号ＡＸＢをデコードするＮＡＮＤゲートを本件発明の「行パーシャルデコーダ」と「ブロックデコーダ」の双方に当てはめているが，これは一つのデコーダ回路を分解することとなるため，失当である。
ｂ 上記(ア)ｂのとおりに乙２発明を本件発明に当てはめると，乙２公報の図１３の上半分の回路は，「グローバルデコーダ」に対応し，また，乙２公報には「ブロックデコーダ」は存在しない。
(ウ) 被告の主張によれば，ゲート選択アドレス信号線Ｇ１，Ｇ２がグローバルワードラインに相当することとなるが，乙２公報の図１５では，上記グローバルワードラインが切り替わった際（Ｗ１１からＷ１２に，Ｗ１２からＷ２１に，Ｗ２１からＷ２２に切り替わる際，いずれの場合においても，グローバルワードラインはそれぞれ，Ｇ１からＧ２に，Ｇ２からＧ１に，Ｇ１からＧ２に切り替わる。）にＲＥＶ信号が活性化されることが示されており，同じグローバルワードラインに対応する二つのローカルワードラインが連続的に選択される際（例えば，Ｗ１１からＷ２１が選択される場合）にどうなるかについては記載がなく，同様に，乙２公報の図１４，１６にも記載がない。
よって，被告の主張によれば，乙２公報には，構成要件１－Ｇに相当する記載がない。
ウ
無効理由５（進歩性の欠如）について
乙３公報には，被告が主張するとおり，複数のセクターを貫くグローバルワードラインが記載されている。
しかし，乙２発明においては，一つのデコーダによって選択・駆動される相補的なＢ１ｎ線，Ｂ１ｐ線によって電源が供給されるドライバ回路が用いられており，パーシャルデコーダとブロックデコーダの区別が存在しておらず，乙２発明と乙３発明とは，グローバルワードライン等の基本的な構成において相違するから，両者を組み合わせることは困難である。さらに，被告主張のとおり，組合せが可能であると仮定してみても，本件発明の構成要件１－Ｇに対応する構成は，乙２公報及び乙３公報には記載されていない。
加えて，同じグローバルワードラインに対応する二つのローカルワードラインが連続的に選択される際に，放電信号を用いてプルダウントランジスターを介して，パーシャルデコーダではなくブロックデコーダへと放電するという本件発明の作用及び効果については，乙２公報及び乙３公報には記載されていないし，示唆もされていない。
以上によれば，本件発明は，当業者が乙２発明及び乙３発明に基づいて容易に発明をすることができたものとはいえない。
第３
争点に対する判断
争点１（被告製品は，本件発明の技術的範囲に属するか）について(1)
構成要件１－Ａ（階層的なワードライン構造を有する不揮発性半導体メモリ装置）について
被告製品１はフラッシュメモリ製品であること，被告製品２の半導体ウェーハには被告製品１のフラッシュメモリ製品のチップが多数作り込まれていることは当事者間に争いがないから，被告製品は，いずれも「不揮発性半導体メモリ装置」に該当する。
「階層」とは，「一般に，段階的に層をなすものの各層」を意味する（広辞苑第６版）。
前記の本件特許の特許請求の範囲請求項１の記載によれば，本件発明１においては，複数のグローバルワードラインのうちの一つを選択し，次いで，選択したグローバルワードラインに対応する複数のローカルワードラインのうちの一つを選択するという，段階的にワードラインを選択する構成が採られていることが認められ，これが，構成要件１－Ａの「階層的なワードライン構造」に当たるということができる。
当事者間に争いのない被告製品の構成によれば，被告製品においては，一つのセクター内の複数のドライバ選択ラインのうちの一対を選択し，次いで，選択したドライバ選択ラインに対応する複数のワードラインのうちの一つを選択する構成が採られていることが認められるから，被告製品は，構成要件１－Ａの「階層的なワードライン構造」を有しているということができる。被告は，「階層的なワードライン構造」とは，セクター内のみならず複数のセクター間においても階層的な構造を有することが必要である旨主張するものの，そのように限定して解釈すべき根拠を見いだすことはできないから，被告の主張は採用することができない。
したがって，被告製品は，構成要件１－Ａを充足する。
(2) 構成要件１－Ｂ（各々がローカルワードラインに連結されたメモリセルを有する複数個のセクター）について
当事者間に争いのない被告製品の構成によれば，被告製品は，複数個のセクターを有し，各々のセクターがワードラインに接続されたメモリセルを有すると認められる。被告製品の「ワードライン」が構成要件１－Ｂの「ローカルワードライン」に相当することは争いがない。
したがって，被告製品は，構成要件１－Ｂを充足する。
(3) 構成要件１－Ｃ（各々対応する前記セクターを通して配置された複数個のグローバルワードライン）について
前記(1)で説示したところによれば，構成要件１－Ｃの「グローバルワードライン」とは，「ローカルワードライン」に対して，より上位のワードラインを意味するものということができる。当事者間に争いのない被告製品の構成によれば，被告製品のドライバ選択ラインは，ローカルワードラインに相当する「ワードライン」に対して，より上位のワードラインであると認められるから，「グローバルワードライン」に相当するものということができ，また，一つのセクターを貫いているものと認められるから，「セクターを通して配置された」ものであるということができる。
被告は，本件発明におけるグローバルワードラインとは，複数のセクターを通して配置されたものでなければならないと主張するものの，そのように限定して解釈すべき根拠を見いだすことはできないから，被告の主張は採用することができない。
したがって，被告製品は，構成要件１－Ｃを充足する。
(4) 構成要件１－Ｄ－１，１－Ｅ－１，１－Ｇ（奇数番グローバルワードライン）及び構成要件１－Ｄ－２，１－Ｅ－２，１－Ｇ（偶数番グローバルワードライン）について
ア 原告は，「奇数番」，「偶数番」が問題となるのは，「グローバルワードライン」についてであって，「ローカルワードライン」の並び順は問わないと主張する（前記第２の３(1)（原告の主張）ア(エ)ａ(ａ) ）。これに対し，被告は，「奇数番グローバルワードライン」は，奇数番のローカルワードラインとのみ対応するグローバルワードラインであり，「偶数番グローバルワードライン」は，偶数番のローカルワードラインとのみ対応するグローバルワードラインである旨主張する（前記第２の３(1)（被告の主張）ア(エ)ａ(ｂ) ）。
本件発明の特許請求の範囲に記載された「奇数番グローバルワードライン」，「偶数番グローバルワードライン」の各用語は，一般的な技術用語ではなく，その意義は，本件発明の特許請求の範囲の記載から一義的に明らかであるとはいえないから，これらの用語は，本件明細書の記載及び図面を考慮して解釈されなければならない（特許法７０条２項）。そこで，以下，本件明細書の記載及び図面を参酌し，上記各用語の意義について検討することとする。
イ 本件明細書中には，「奇数番グローバルワードライン」，「偶数番グローバルワードライン」のいずれの用語についても，その意義を直接的に定義付ける記載はなく，また，各用語の意義について直接説明する記載もない。
ウ 本件明細書には，本件発明の唯一の実施例として，図３（「本発明の好適な実施の形態による行デコーダ回路を示す回路図」）と共に次の各記載がある。
(ア) 「図３は，本発明の好適な実施の形態による行デコーダ回路を示す回路図である。図３の行デコーダ回路は，階層的なワードライン構造（中略）又はワードライン分割構造（中略）を有する図１のフラッシュメモリ装置に組み込まれ得る。なお，図面には示されていないが，複数のグローバルワードラインは同一の方向に配列されたセクターを通して配置され，各セクターはグローバルワードラインと階層的に配列されたローカルワードラインとを有する。」（６頁４７行～７頁３行，段落【００２０】）
(イ) 「図３の行デコーダ回路は，偶数番行グローバルデコーダ（１００），奇数番行グローバルデコーダ（１２０），行ローカルデコーダ（１４０），行パーシャル（ｐａｒｔｉａｌ）デコーダ（１６０），及びブロックデコーダ（１８０）を含む。図３の行デコーダ回路は，２本のグローバルワードライン（ＥＧＷＬｉ）及び（ＯＧＷＬｉ）と８個のローカルワードライン（ＷＬ０）～（ＷＬ７）に対応するが，残りのグローバルワードライン（ＥＧＷＬ１）～（ＥＧＷＬｉ－１）及び（ＯＧＷＬ１）～（ＯＧＷＬｉ－１）に各々対応する偶数番及び奇数番行グローバルデコーダ（１００）及び（１２０）は，図示されてないが，各セクターに対応して設けられている。」（７頁５行～１２行，段落【００２１】）
(ウ) 「偶数番行グローバルデコーダ（１００）は，図３に示されたように連結されたＮＡＮＤゲート（１０２），ＮＯＲゲート（１０４）及びレベルシフター（１０６）で構成され，行アドレス（ＡｄｄI）に応答して対応する偶数番グローバルワードライン（ＥＧＷＬｉ）を電圧（ＶＨ）又は（ＶＬ）に駆動する。同様に，奇数番行グローバルデコーダ（１２０）は，図３に示されたように連結されたＮＡＮＤゲート（１２２），ＮＯＲゲート（１２４）及びレベルシフター（１２６）で構成され，行アドレス（ＡｄｄI）に応答して対応する奇数番グローバルワードライン（ＯＧＷＬｉ）を電圧（ＶＨ）又は（ＶＬ）に駆動する。偶数番及び奇数番行グローバルデコーダ（１００）及び（１２０）は，グローバルワードライン選択回路を構成する。」（７頁１４行～２２行，段落【００２２】）
(エ) 「行ローカルデコーダ（１４０）は，偶数番グローバルワードライン（ＥＧＷＬｉ）に対応する４個のローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）に各々連結された４個のドライバと，奇数番グローバルワードライン（ＯＧＷＬｉ）に対応する４個のローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）に各々連結された４個のドライバとで構成される。各ドライバは，ＰＭＯＳトランジスターとＮＭＯＳトランジスターで構成され，偶数番グローバルワードライン（ＥＧＷＬｉ）に対応するローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）は，奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）と交互に配列される。」（７頁２４行～３２行，段落【００２３】）
(オ) 「ローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）に各々連結されたドライバのＰＭＯＳトランジスター（Ｐ１０），（Ｐ１２），（Ｐ１４）及び（Ｐ１６）は，行パーシャルデコーダ（１６０）のワードライン選択信号（ＰＷＬ０），（ＰＷＬ２），（ＰＷＬ４）及び（ＰＷＬ６）に各々連結されたソース電極，偶数番グローバルワードライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及び対応するローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）に各々連結されたドライバのＮＭＯＳトランジスター（Ｎ１０），（Ｎ１２），（Ｎ１４）及び（Ｎ１６）は，対応するローカルワードライン（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）に各々連結されたドレーン電極，偶数番グローバルワードライン（ＥＧＷＬｉ）に共通に連結されたゲート電極及びブロックデコーダ（１８０）に共通連結されたソース電極を有する。」（７頁３４行～４５行，段落【００２４】）
(カ) 「ローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）に各々連結されたドライバのＰＭＯＳトランジスター（Ｐ１８），（Ｐ２０），（Ｐ２２）及び（Ｐ２４）は，行パーシャルデコーダ（１６０）のワードライン選択信号（ＰＷＬ１），（ＰＷＬ３），（ＰＷＬ５）及び（ＰＷＬ７）に各々連結されたソース電極，奇数番グローバルワードライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及び対応するローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）に各々連結されたドレーン電極を有する。ローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）に各々連結されたドライバのＮＭＯＳトランジスター（Ｎ１８），（Ｎ２０），（Ｎ２２）及び（Ｎ２４）は，対応するローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）に各々連結されたドレーン電極，奇数番グローバルワードライン（ＯＧＷＬｉ）に共通に連結されたゲート電極及びブロックデコーダ（１８０）に共通連結されたソース電極を有する。」（７頁４７行～８頁８行，段落【００２５】）
(キ) 「以下，本発明の好適な実施の形態によるプログラム，読み出し及び消去動作を説明する。なお，ここでは，説明の便宜のために，ローカルワードライン（ＷＬ２）が選択されるものとしてプログラム及び読み出し動作を説明する。」（８頁３５行～３７行，段落【００２９】）
(ク) 「上記の表に示すように，プログラム及び読み出し動作の間，図３の偶数番行グローバルデコーダ（１００）は，行アドレス（ＡｄｄI）に応答して偶数番グローバルワードライン（ＥＧＷＬｉ）を０Ｖの電圧（ＶＬ）に駆動し，その結果，ＰＭＯＳトランジスター（Ｐ１０）～（Ｐ１６）はターンオンし，ＮＭＯＳトランジスター（Ｎ１０）～（Ｎ１６）はターンオフする。この時，奇数番行グローバルデコーダ（１２０）は，行アドレス（ＡｄｄＩ）に応答して，奇数番グローバルワードライン（ＯＧＷＬｉ）を読み出し動作時は５Ｖの電圧（ＶＨ）に駆動し，プログラム動作時は１０Ｖの電圧（ＶＨ）に駆動し，その結果，ＰＭＯＳトランジスター（Ｐ１８）～（Ｐ２４）はターンオンし，ＮＭＯＳトランジスター（Ｎ１８）～（Ｎ２４）はターンオフする。行パーシャルデコーダ（１６０）は，行アドレス（ＡｄｄII）に応答して，ワードライン選択信号（ＰＷＬ２）を読み出し動作時は約５Ｖの電圧（Ｖｗ１）に駆動し，プログラム動作時は約１０Ｖの電圧（Ｖｗ１）に駆動し，残りのワードライン選択信号（ＰＷＬ０），（ＰＷＬ１），（ＰＷＬ３）～（ＰＷＬ７）を各々接地電圧（ＧＮＤ）に駆動する。そして，ブロックデコーダ（１８０）は，行アドレス（ＡｄｄIII）に応答して，読み出し及びプログラム動作の間，０Ｖの電圧（ＶＬ）を出力する。」（８頁３９行～９頁３行，段落【００３０】）
(ケ) 「結果的に，ローカルワードライン（ＷＬ２）は，ＰＭＯＳトランジスター（Ｐ１２）を通じて，読み出し動作時は５Ｖ，プログラム動作時は１０Ｖのワードライン選択信号ライン（ＰＷＬ２）に連結され，ローカルワードライン（ＷＬ０），（ＷＬ４）及び（ＷＬ６）は，ＰＭＯＳトランジスター（Ｐ１０），（Ｐ１４）及び（Ｐ１６）を通じて，読み出し及びプログラム動作時に０Ｖのワードライン選択信号ライン（ＰＷＬ０），（ＰＷＬ４）及び（ＰＷＬ６）に各々連結される。そして，奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）は，対応するＮＭＯＳトランジスター（Ｎ１８），（Ｎ２０），（Ｎ２２）及び（Ｎ２４）を通じてブロックデコーダ（１８０）の出力（ＶＬ），即ち，０Ｖに連結される。このようなバイアス条件下で，読み出し及びプログラム動作が実行される。」（９頁５行～１４行，段落【００３１】）
(コ) 「ここで，非選択されたローカルワードライン（ＷＬ０），（ＷＬ４）及び（ＷＬ６）は，読み出し及びプログラム動作の間，ＰＭＯＳトランジスター（Ｐ１０），（Ｐ１４）及び（Ｐ１６）の各々のゲート電極が０Ｖの偶数番グローバルワードライン（ＥＧＷＬｉ）に連結され，ソース電極が０Ｖの対応するワードライン選択信号ラインに連結されているのでフローティング状態（ｆｌｏａｔｉｎｇｓｔａｔｅ）になる。しかしながら，フローティング状態にされたローカルワードライン（ＷＬ０），（ＷＬ４）及び（ＷＬ６）が接地電圧を有する奇数番グローバルワードライン（ＯＧＷＬｉ）に対応するローカルワードライン（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）によって遮蔽（ｓｈｉｅｌｄｉｎｇ）されているので，ローカルワードライン（ＷＬ２）がワードライン電圧（Ｖｗ１）に駆動される時に，隣接したワードラインの間のカップリングは生じない。即ち，ローカルワードライン（ＷＬ２）がワードライン電圧（Ｖｗ１）に駆動される時，フローティング状態のローカルワードラインには電圧が誘起されない。」（９頁１６行～２７行，【００３２】）
(サ) 「任意の選択されたグローバルワードライン（例えば，ＥＧＷＬｉ）に対応するローカルワードライン（例えば，ＷＬ０，ＷＬ２，ＷＬ４及びＷＬ６）のうちの任意のローカルワードライン（例えば，ＷＬ２及びＷＬ４）が連続的に選択される場合，次のような放電動作が実行される。選択されたグローバルワードライン（ＥＧＷＬｉ）に対応する行グローバルデコーダ（１００）が，放電信号（ＷＬＤＩＳ）に応答して当該選択されたグローバルワードライン（ＥＧＷＬｉ）を電圧（ＶＨ）に駆動することによって，以前に選択されたローカルワードライン（例えば，ＷＬ２）の電圧（Ｖｗ１）はローカルワードライン（ＷＬ２）に対応するドライバのＮＭＯＳトランジスター（例えば，Ｎ１２）を通じて放電される。ここで，放電信号（ＷＬＤＩＳ）は，行アドレスが遷移する時に生成されるパルス（ｐｕｌｓｅ）信号であり，このパルス信号は数ｎｓのパルス幅を有する。したがって，読み出し動作及びプログラム動作の速度はそのような放電動作によって低下することがない。」（９頁２９行～４０行，段落【００３３】）
エ 上記の本件明細書の記載及び図３によれば，本件発明の唯一の実施例においては，（ＷＬ０）ないし（ＷＬ７）の番号が付された８本のローカルワードラインが番号順に配列されており，奇数番グローバルワードラインは，４個のドライバを介して奇数番の付された（ＷＬ１），（ＷＬ３），（ＷＬ５）及び（ＷＬ７）の４本のローカルワードラインに連結され，偶数番グローバルワードラインは，４個のドライバを介して偶数番の付された（ＷＬ０），（ＷＬ２），（ＷＬ４）及び（ＷＬ６）の４本のローカルワードラインに連結された構成が開示されていることが認められる。そして，実施例においては，この構成を採用することにより，例えば偶数番グローバルワードラインに対応するローカルワードラインの一つ（ＷＬ２）が選択された場合に，選択されなかった同一のグローバルワードラインに対応する他のローカルワードライン（ＷＬ０，ＷＬ４及びＷＬ６）はフローティング状態となるものの，交互に配置された接地電圧を有する奇数番グローバルワードラインに対応するローカルワードライン（ＷＬ１，ＷＬ３，ＷＬ５及びＷＬ７）によって遮蔽されているため，選択されたローカルワードライン（ＷＬ２）がワードライン電圧に駆動されるときに，フローティング状態のローカルワードライン（ＷＬ０，ＷＬ４及びＷＬ６）には電圧が誘起されず，いわゆるカップリングの発生が防止されている。
そうすると，上記実施例においては，「偶数番グローバルワードライン」とは，順に並んだローカルワードライン（順にＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７と番号が付されている。）のうち偶数番が付されたローカルワードライン（ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６）に対応するグローバルワードラインであり，「奇数番グローバルワードライン」とは，上記順に並んだローカルワードラインのうち奇数番が付されたローカルワードライン（ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７）に対応するグローバルワードラインであるということができる。
オ 原告は，本件発明は上記実施例に記載された構成に限定されるものではなく，偶数番グローバルワードライン及び奇数番グローバルワードラインに対応するローカルワードラインの並び順は問わないのであって，本件発明におけるグローバルワードラインの「奇数番
「偶数番」とは，複数
」，
のグローバルワードラインの並び順をいう旨主張する。
本件発明の特許請求の範囲の記載中には，偶数番グローバルワードラインに対応する複数のローカルワードラインと奇数番グローバルワードラインに対応する複数のローカルワードラインとを交互に配置する旨の文言はなく，また，一般論として，特許発明の技術的範囲は，実施例に記載された構成に必ずしも限定されるものではない。
しかしながら，原告が主張するようにグローバルワードラインに対応するローカルワードラインの並び順は問わないと解すると，本件発明には，例えば，前記ウの本件発明の実施の形態において，偶数番グローバルワードライン（ＥＧＷＬｉ）に，順に並んだローカルワードライン（ＷＬ０ないしＷＬ７）のうちＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を対応させる構成も含まれることになる。このような構成の下で，仮にＷＬ２が選択される場合について考えると，前記ウ(コ)記載のとおり，選択されなかったローカルワードラインＷＬ０，ＷＬ１及びＷＬ３は，フローティング状態となるから，ローカルワードラインＷＬ２の電位が選択電位に上昇すると，カップリング効果により，同じ偶数番グローバルワードラインに属する他のローカルワードラインＷＬ０，ＷＬ１及びＷＬ３の電位も一斉に上昇することになり，メモリ装置として正常に動作しない状態になってしまうことは明らかである。このような場合に生じるカップリングの問題を解決するための具体的な手段は，本件明細書中には一切開示されておらず，その解決手段が自明であると認めるに足りる証拠もない。
原告は，本件発明においてはローカルワードラインがフローティング状態になるという問題は前提にしておらず，段落【００３２】のフローティング状態のローカルワードラインに生じるカップリングの問題とその解決についての記載は，請求項１２，１３の発明に係る記載であり，本件発明の解釈に参酌されるべき記載ではないと主張する。
しかしながら，「奇数番グローバルワードライン」及び「偶数番グローバルワードライン」についての原告の前記解釈を前提とするならば，本件発明にはカップリングの問題があるにもかかわらず，その解決手段を講じないままの正常に動作しない状態のメモリ装置を含むことになってしまうことになる。このような原告の解釈は不合理であるといわざるを得ない。
カ 前記ウの実施例に関する記載以外には，本件明細書中に「奇数番グローバルワードライン」，「偶数番グローバルワードライン」の用語の意義を把握する手掛かりとなる記載は存在しない。
キ 上記の本件明細書の記載及び図面を参酌するならば，本件発明の唯一の実施例に示されているとおり，「奇数番グローバルワードライン」とは，順に並んだローカルワードラインのうち奇数番が付されたローカルワードラインのみに対応するグローバルワードラインのことを意味し，「偶数番グローバルワードライン」とは，順に並んだローカルワードラインのうち偶数番が付されたローカルワードラインのみに対応するグローバルワードラインのことを意味すると解するのが相当であり，原告の「奇数番グローバルワードライン」，「偶数番グローバルワードライン」の各用語の意義についての主張は，採用することができない。
ク 上記キの「奇数番グローバルワードライン」，「偶数番グローバルワードライン」の文言の解釈に基づいて，被告製品が，構成要件１－Ｄ－１，１－Ｅ－１，１－Ｇの「奇数番グローバルワードライン」と構成要件１－Ｄ－２，１－Ｅ－２，１－Ｇの「偶数番グローバルワードライン」を充足するかについて，以下，検討する。
(ア) 原告は，被告製品のドライバ選択ライン（ＷＬＳ［１］，／ＷＬＳ［１］）が「奇数番グローバルワードライン」に，ドライバ選択ライン（ＷＬＳ［０］，／ＷＬＳ［０］）が「偶数番グローバルワードライン」に該当すると主張する（前記第２の３(1)（原告の主張）ア(エ)ｂ，同(オ)，(キ)，(ク)，(シ) ）。
被告製品においては，被告製品説明書１－ａ，ｂ，ｃ記載のとおり，各セクター内に６４対のドライバ選択ライン（ＷＬＳ［０］～［６３］，／ＷＬＳ［０］～［６３］）と５１２本のワードライン（ＷＬ［０］～［５１１］）があり，一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）には８本のワードラインが対応している。
しかしながら，被告製品においては，一対のドライバ選択ラインと対応する８本のワードラインとの関係において，順に並んだワードラインのうち奇数番が付されたワードラインのみに対応するドライバ選択ライン，偶数番が付されたワードラインのみに対応するドライバ選択ラインといった構成は採用されていない。
(イ) よって，被告製品のドライバ選択ラインは，いずれも順に並んだワードラインのうち，奇数番が付されたワードラインのみに対応するものではなく，また，偶数番が付されたワードラインのみに対応するものでもないから，上記キの「奇数番グローバルワードライン」，「偶数番グローバルワードライン」のいずれにも該当しない。
したがって，被告製品は，構成要件１－Ｄ－１，１－Ｄ－２，１－Ｅ－１，１－Ｅ－２，１－Ｇを充足しない（１－Ｄ－１及び１－Ｄ－２を前提とする１－Ｄ－３も充足せず，さらに，１－Ｅ－１及び１－Ｅ－２を前提とする１－Ｆ－１も充足しないこととなる。）。
(5) 被告製品が請求項１の構成要件を充足しない以上，その従属項である請求項２も充足しないことは明らかである。
以上のとおりであるから，被告製品は，本件発明の技術的範囲に属しない。上記１で説示したところによれば，その余の争点について判断するまでもなく，原告の請求はいずれも理由がないこととなる。
第４
結論
以上によれば，原告の請求は，いずれも理由がないから棄却することとし，主文のとおり判決する。
東京地方裁判所民事第４７部
裁判長裁判官
阿部正幸
裁判官
柵木澄子
裁判官
小川卓逸
被告製品目録
型式番号が，Ｓ２９ＷＳ１２８Ｎ，Ｓ２９ＷＳ２５６Ｎで特定される半導体ＩＣ製品
上記１の半導体ＩＣ製品のチップが作り込まれた半導体ウェーハ被告製品説明書
被告製品のうち半導体ＩＣ製品はフラッシュメモリ製品である。半導体ウェーハは，シリコンの円盤状の板であって，その上に半導体ＩＣ製品用チップが多数作り込まれている。
被告製品の半導体ＩＣ製品は，Ｓ２９ＷＳ２５６Ｎ，Ｓ２９ＷＳ１２８Ｎの型番を有する。半導体ウェーハ上に作り込まれたチップは切り出され，これと端子とを配線した上でモールドしたものが半導体ＩＣ製品となる。
Ｓ２９ＷＳ２５６Ｎ用チップは，８列ずつ２段に配置された１６個のバンクが存在する構成である。各々のバンクは，複数個（１６個ないし１７個）のセクターを含んでいる。Ｓ２９ＷＳ１２８Ｎについては，バンクの数と配置はＳ２９ＷＳ２５６Ｎと同じであるが，各バンク当たりのセクターの数が異なる（８個ないし９個）。
セクターごとに設けられているドライバ選択デコーダには，行アドレスのうち６ビットが供給されてデコードされ，１セクターに６４対あるドライバ選択ラインの中から一つが選択され，８個のドライバに所定の電圧が供給される。このドライバ選択ラインはセクターごとに存在しており，一つのセクターから他のセクターに延びるものではない。すなわち，ドライバ選択ラインは，複数個のセクターを縦貫して配置されていない。
行アドレスのうち３ビットがパーシャルデコーダに対応する回路に供給されてデコードされ，パーシャルデコーダに対応する回路は，８本の出力線のうち，書込み・読出しを行うワードラインに対応する出力の電圧を，書込み・読出しに必要な電圧に切り替え出力し，その他の出力は０Ｖに維持され，これらがドライバを通してワードラインに供給される。なお，消去動作は，セクター単位で行われ，スイッチ回路は消去に必要な電圧を出力し，これがドライバを通してワードラインに供給される。各セクターの構成は次のとおりである。
１－ａ，ｂ，ｃ
Ｓ２９ＷＳ２５６Ｎ，Ｓ２９ＷＳ１２８Ｎ用チップには，フ
ラッシュメモリセルを含む２５６ないし１２８個のセクターが存在する。各セクター内には６４対のドライバ選択ライン（ＷＬＳ［０］～［６３，／ＷＬＳ［０］～［６３）と５１２本のワードライン（Ｗ］
］
Ｌ［０］～［５１１）があり，８本のワードライン（ＷＬ）に対応］
した一対のドライバ選択ライン（ＷＬＳ，／ＷＬＳ）は，一つのセクター内にとどまっている。
１－ｄ
与えられるアドレスデータから６４対のドライバ選択ラインのうち一対を選択し，所定の電圧を八つのドライバに同時に与えるドライバ選択デコーダが，各セクターに設けられる。
ドライバ選択デコーダの内部構成とワードラインを駆動するドライバへの接続関係を示す模式図は，以下のとおりである。
模式図に示すとおり，ドライバ選択デコーダには，内部回路が６４個ある。各内部回路は，特定の一対のドライバ選択ラインとのみ接続され，他のドライバ選択ラインとは接続されていない。
被告製品は，１セクター当たり５１２本のワードラインを有し，このワードラインごとに一つのドライバがある。模式図のとおり，８個のドライバは同時に選択される。
アドレス信号をデコードする部分は６ビットのアドレス信号を受け，このアドレス信号に対応する一つの内部回路を６４個の内部回路の中から特定する。アドレス信号をデコードする部分の内部構成の模式図は以下のとおりである。なお，被告製品における実際のアドレス信号は２４ビット（行アドレス１９ビット，列アドレス７ビット）であり，ドライバ選択デコーダに入力されるのは行アドレス１９ビットのうち，下位から４～９番目の６ビット（全体のアドレスからすると，ビット１０～１５）であるが，説明の便宜のため，ドライバ選択デコーダに入力されるアドレス信号の６ビットの各ビットを上位ビットから順番にビット５，ビット４，ビット３，ビット２，ビット１，ビット０と呼ぶことにする。模式図
アドレス信号をデコードする部分の内部構成
NAND2-1
NOT2-1
NAND2-2
NOT2-2
NAND2-3
NOT2-3
NAN2-4
NOT2-4
NAND2-5
NOT2-5
NAND2-6
NOT2-6
NAND2-7
NOT2-7
NAND2-8
NOT2-8
NAND1-1
NOT1-1
NAND1-2
NOT1-2
NAND1-3
NOT1-3
NAND1-4
NOT1-4
NAND1-5
NOT1-5
NAND1-6
NOT1-6
NAND1-7
NOT1-7
NAND1-8
NOT1-8
NAND3-2
NAND3-1
NAND3-4
NAND3-3
NAND3-63
NAND3-62
NAND3-61
NAND3-64
アドレス信号(6bit)
反転信号作成部１
反転信号作成部２
上位
3bit
下位
3bit
NAND回路
以下，上記模式図を説明する。
（１）アドレス信号の上位３ビットが入力される部分
・反転信号作成部１
反転信号作成部１は，三つのＮＯＴゲートを有しており，上位３ビットの信号の各ビットを反転させることで，非反転信号（３ビット）と反転信号（３ビット）の計六つの信号を出力する。反転とは，ビットの０と１を逆転させる（０を１にし，１を０にする）ことであり，電気的には，ＨＩＧＨとＬＯＷを逆転させることをいう。
・３入力ＮＡＮＤゲート１－１～１－８
上記六つの信号のうち三つの信号（３本の線）が入力される３入力のＮＡＮＤゲートである。なお，ＮＡＮＤゲートは，全ての入力が１の場合のみ０を出力し，入力の一つでも０の場合に１を出力する。
・ＮＯＴゲート１－１～１－８
３入力ＮＡＮＤゲート１－１～１－８の出力がそれぞれ入力されるＮＯＴゲートである。
（２）アドレス信号の下位３ビットが入力される部分
・反転信号作成部２
反転信号作成部２は，三つのＮＯＴゲートを有しており，下位３ビットの信号の各ビットを反転させることで，非反転信号（３ビット）と反転信号（３ビット）の計六つの信号を出力する。
・３入力ＮＡＮＤゲート２－１～２－８
上記の六つの信号のうち三つ（３本の線）が入力される３入力のＮＡＮＤゲートである。
・ＮＯＴゲート２－１～２－８
３入力ＮＡＮＤゲート２－１～２－８の出力がそれぞれ入力されるＮＯＴゲートである。
（３）（１）と（２）の出力が入力される部分
・２入力ＮＡＮＤゲート３－１～３－６４
ＮＯＴゲート１－１～１－８のうち一つの出力と，ＮＯＴゲート２－１～２－８のうち一つの出力が，それぞれ入力される２入力のＮＡＮＤゲートである。
アドレス信号をデコードする部分が６４個の内部回路から一つを特定する方法は，６４個の内部回路を八つずつの８グループに分け，６ビットの中の上位３ビットを使って八つのグループから一つのグループを特定し，下位３ビットを使って，一つのグループの中で何番目の内部回路かを特定する。
具体的には，以下のとおりである。
反転信号作成部１は，上位３ビット（ビット３～５）のアドレス信号からそれぞれのビットを反転した信号を生成し，反転・非反転の六つの信号を出力する。ＮＡＮＤゲート１－１～１－８のそれぞれには，上記六つの信号のうちの（ビット３の反転信号，ビット４の反転信号，ビット５の反転信号）（ビット３の非反転信号，ビット４の反転信号，ビット５の反転信号）（ビット３の反転信号，ビット４の非反転信号，ビット５の反転信号）（ビット３の非反転信号，ビット４の非反転信号，ビット５の反転信号）（ビット３の反転信号，ビット４の反転信号，ビット５の非反転信号）（ビット３の非反転信号，ビット４の反転信号，ビット５の非反転信号）（ビット３の反転信号，ビット４の非反転信号，ビット５の非反転信号）（ビット３の非反転信号，ビット４の非反転信号，ビット５の非反転信号）の八つの組合せの信号がそれぞれ入力され，上位３ビット（ビット３～５）のアドレス信号に対応する一つの組合せが入力されたＮＡＮＤゲートの出力がＬＯＷとなり，他の七つの組合せが入力されたＮＡＮＤゲートの出力がＨＩＧＨとなる。ＮＡＮＤゲート１－１～１－８の出力を，ＮＯＴゲート１－１～１－８に入力する。ＮＯＴゲート１－１～１－８のうち一つの出力がＨＩＧＨとなり，他の七つの出力がＬＯＷとなる。
また，反転信号作成部２は，下位３ビット（ビット０～２）のアドレス信号からそれぞれのビットを反転した信号を生成し，反転・非反転の六つの信号を出力する。ＮＡＮＤゲート２－１～２－８のそれぞれには，上記六つの信号のうち（ビット０の反転信号，ビット１の反転信号，ビット２の反転信号）（ビット０の非反転信号，ビット１の反転信号，ビット２の反転信号）（ビット０の反転信号，ビット１の非反転信号，ビット２の反転信号）（ビット０の非反転信号，ビット１の非反転信号，ビット２の反転信号）（ビット０の反転信号，ビット１の反転信号，ビット２の非反転信号）（ビット０の非反転信号，ビット１の反転信号，ビット２の非反転信号）（ビット０の反転信号，ビット１の非反転信号，ビット２の非反転信号）（ビット０の非反転信号，ビット１の非反転信号，ビット２の非反転信号）の八つの組合せの信号がそれぞれ入力され，下位３ビット（ビット０～２）のアドレス信号に対応する一つの組合せが入力されたＮＡＮＤゲートの出力がＬＯＷとなり，他の七つの組合せが入力されたＮＡＮＤゲートの出力がＨＩＧＨとなる。ＮＡＮＤゲート２－１～２－８の出力を，ＮＯＴゲート２－１～２－８に入力する。ＮＯＴゲート２－１～２－８のうち一つの出力がＨＩＧＨとなり，他の七つの出力がＬＯＷとなる。
そして，ＮＯＴゲート１－１～１－８の出力と，ＮＯＴゲート２－１～２－８の出力の組（６４組，各２配線）を，それぞれ，６４個の２入力のＮＡＮＤゲート３－１～３－６４に入力する。ＮＡＮＤゲート３－１～３－６４のうち一つの出力がＬＯＷとなり，他の６３個の出力がＨＩＧＨとなる。ＮＡＮＤゲート３－１～３－６４は，それぞれ内部回路１～６４に接続される。
このようにして，アドレス信号をデコードする部分は，全体として６ビットのアドレスをデコードして，６４個の内部回路から一つを特定する。１－ｅ
一対のドライバ選択ラインに対応して各８個ずつのドライバを有し（したがって，１セクター内には合計５１２個のドライバ（Ｄ［０］～Ｄ［５１１）を有する
，各８個のドライバは選択された一対のド
］
。）
ライバ選択ラインにより所定の電圧を受け，パーシャルデコーダに対応する回路の出力電圧をワードラインに供給し，各ドライバが各一つのワードラインを所望の電圧に駆動する。
１－ｆ－１
５１２個の各ドライバ（Ｄ［０］～Ｄ［５１１）は，三つのＮ
］
ＭＯＳトランジスター（t０，ｔ１，ｔ２）を有し（各ドライバ内部の回路図は次の図のとおり。図中のＰ信号は，パーシャルデコーダに対応する回路の選択電位・非選択電位の出力信号である
，
。）
図
各ドライバ内部の回路
Ｘ信号
Ｐ信号
トランジスタ（ｔ２）
Ｓ信号
トランジスタ（ｔ１）
トランジスタ（ｔ０）
－ｆ－２各ドライバは，当該ドライバに接続されたドライバ選択ライン（ＷＬＳ，／ＷＬＳ）の第１の信号（ＷＬＳ）がＨＩＧＨのときに，対応するワードライン（ＷＬ）に，パーシャルデコーダに対応する回路の出力電圧が現れるように，対応するワードライン（ＷＬ）をパーシャルデコーダに対応する回路と電気的に結合するＮＭＯＳトランジスターｔ０及びＮＭＯＳトランジスターｔ１の組（ここで，ＮＭＯＳトランジスターｔ０とｔ１は組になって働き，パーシャルデコーダに対応する回路の出力電圧をワードライン（ＷＬ）に与える。その際，パーシャルデコーダに対応する回路とワードライン（ＷＬ）とはＮＭＯＳトランジスターｔ１が導通することによって接続される。）と，－ｆ－３当該ドライバに接続されたドライバ選択ライン（ＷＬＳ，／ＷＬＳ）の第２の信号（／ＷＬＳ）がＨＩＧＨのときに，対応するワードライン（ＷＬ）をスイッチ回路と電気的に結合するＮＭＯＳトランジスターｔ２で構成し（ここで，上記スイッチ回路は，各セクターに一つずつ設けられ，ドライバ選択デコーダ，パーシャルデコーダに対応する部分に共通に入力されるセクター選択信号の入力を受ける。），－ｇ（１）次のアドレス遷移がある場合，現在選択されているワードラインにつき，アドレス遷移が起こる前に，①Ｒ１信号に応答してパーシャルデコーダに対応する回路の出力が０Ｖに切り替わり，ワードラインを０Ｖに戻し（処理１），同時に，②Ｒ２信号に応答して，ＮＭＯＳトランジスターｔ２を導通させ，スイッチ回路につなげ（処理２。この処理２により，ワードラインの電圧が非選択電位（０Ｖ）になる時間を短縮する。），③アドレス遷移が起こる。
図示すると以下のとおりとなる。
（２）次のアドレス遷移がない場合，現在選択されているワードラインにつき，①Ｒ１信号に応答してパーシャルデコーダに対応する回路の出力が０Ｖに切り替わり，ワードラインを０Ｖに戻し（処理１），同時に，②Ｒ２信号に応答して，ＮＭＯＳトランジスターｔ２を導通させ，スイッチ回路につなげる（処理２）。
図示すると以下のとおりとなる。
以上
被告製品の構成についての当事者の主張
（原告の主張）
被告製品の構成としては，被告製品説明書に加え，次の各説明（１－ｄ－’ないし１－ｄ－３’，１－ｅ－１’，１－ｅ－２’，１－ｆ－３’）が加えられるべきである。
ア ドライバ選択デコーダの内部構成について
被告製品には，
－ｄ－１’複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１］）を選択する回路Ｂ（こ
の回路Ｂは，ＮＡＮＤゲート１とこの出力が入力されるイ
ンバータ２（出力がＡＸＡ［１］）と，ＡＸＡ［１］とＡＸ
Ｂが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート
３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ
［１］）と，このＮＡＮＤゲート３の出力とＲ２信号が入力
されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力
されるインバータ６（出力が／ＷＬＳ［１］）とを有する。）
と，
－ｄ－２’複数のドライバ選択ラインの中の一つのドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０］）を選択する回路Ａ（こ
の回路Ａは，ＮＡＮＤゲート１とこの出力が入力されるイ
ンバータ２（出力がＡＸＡ［０］）と，ＡＸＡ［０］とＡＸ
Ｂが入力されるＮＡＮＤゲート３と，このＮＡＮＤゲート
３の出力が入力されるレベルシフタ回路４（出力がＷＬＳ
［０］）と，このＮＡＮＤゲート３の出力とＲ２信号が入力
されるＮＯＲゲート５と，このＮＯＲゲートの出力が入力
されるインバータ６（出力が／ＷＬＳ［０］）とを有する。）と－ｄ－３’を有するドライバ選択デコーダが存在する（１－ｄ－１’ないし１－ｄ－３’につき，下記図１を参照。）。
ＮＡＮＤゲート１インバータ２
回路Ａ（ＧＤ０）
ＮＯＲゲート５
回路Ｂ（ＧＤ１）
ＮＡＮＤゲート３レベルシフタ回路４インバータ６
図１ドライバ選択デコーダの一部
イ ドライバとワードラインの対応関係について
被告製品の合計５１２個のドライバ（Ｄ［０］～Ｄ［５１１］）は，－ｅ－１’ドライバ選択ライン（ＷＬＳ［１］及び／ＷＬＳ［１］）に各々対応し，各々が，対応するドライバ選択ライン（Ｗ
ＬＳ［１］及び／ＷＬＳ［１］）が選択される時に，対応す
るワードライン（ＷＬ［８］～ＷＬ［１５］）の中の一つの
ワードライン（ＷＬ［８］）をワードライン電圧に駆動する
ドライバＤ［８］～Ｄ［１５］と，
－ｅ－２’ドライバ選択ライン（ＷＬＳ［０］及び／ＷＬＳ［０］）に各々対応し，各々が，対応するドライバ選択ライン（Ｗ
ＬＳ［０］及び／ＷＬＳ［０］）が選択される時に，対応す
るワードライン（ＷＬ［０］～ＷＬ［７］）の中の一つのワ
ードライン（ＷＬ［０］）をワードライン電圧に駆動するド
ライバＤ［０］～Ｄ［７］とを含む（１－ｅ－１’，１－ｅ
－２’につき，下記図２，３を参照）。
ドライバＤ［０］～Ｄ［７］
ドライバＤ［８］～Ｄ［１５］
図２ドライバＤ［０］～Ｄ［１５］
図３
ドライバＤ［０］～Ｄ［７］
ウ
セクターアドレスデコーダの存在について
(ア)
被告製品は，
１－ｆ－３’
入力されたアドレス信号をデコードすることによって
Ｄ［０］
Ｓ
Ｘ
Ｄ［１］
Ｄ［２］
Ｄ［３］
Ｄ［４］
Ｄ［５］
Ｄ［６］
Ｄ［７］
セクター選択信号を生成するセクターアドレスデコーダ
回路を有する。
(イ) 被告製品の消去動作は，セクター単位で行われ，スイッチ回路は，消去に必要な電圧を出力し，これがドライバを通してワードラインに供給される。そして，スイッチ回路は，各セクターに一つずつ設けられ，ドライバ選択デコーダ，パーシャルデコーダに対応する部分に共通に入力されるセクター選択信号の入力を受ける。このセクター選択信号は，入力されたアドレス信号をデコードすることによって生成されるから，このアドレス信号をデコードするためのセクターアドレスデコーダ回路が必然的に伴うことになる。スイッチ回路はセクターアドレスデコーダ回路と接続されており，入力されたアドレス信号がセクターアドレスデコーダ回路によってデコードされてセクター選択信号が生成され，そのセクター選択信号に応じてスイッチ回路はＳ信号を供給する。
（被告の主張）
ア 上記（原告の主張）アの１－ｄ－１’ないし１－ｄ－３’について否認する。被告製品において，偶数番用回路と奇数番用回路の区別はない。
なお，ドライバ選択デコーダの内部に上記図１で示されるような回路が存在することは認めるが，これはドライバ選択デコーダの一部分に過ぎない。
イ 上記（原告の主張）イの１－ｅ－１’，１－ｅ－２’について否認する。被告製品において，偶数番用回路と奇数番用回路の区別はない。なお，上記図２のブロックを，上記図３と別紙被告製品説明書の図（各ドライバ内部の回路）の回路図で展開した回路が被告製品に存在することは認める。
ウ
上記（原告の主張）ウ(ア)の１－ｆ－３’について
否認する。
（別紙特許公報省略）
出典：裁判所ウェブサイト「裁判例検索」（https://www.courts.go.jp/hanrei/80676/detail7/index.html）。本文は同サイト掲載の判決書PDFからTaiLexi AIがテキスト化・整形したもの（正確な文言は原本PDFを参照）。判示事項・裁判要旨・参照法条は裁判所の公表どおり。